simple subset) języka PSL (zawierający tylko elementy LTL które można symulować) został dołączony do najnowszego standardu języka opisu sprzętu VHDL – IEEE Std 1076-2008.
Opis PSL pozwala opisywać właściwości układów na wielu poziomach: poziom logiki boolowskiej z typowymi funkcjami AND, OR, NOT i.t.p. poziom logiki temporalnej, wprowadzający pojęcie czasu i sekwencji zdarzeń poziom weryfikacji, pozwalający na kontrolowanie wymuszeń podczas symulacji (dyrektywa assume), sygnalizację błędów (dyrektywa assert) i testowanie pokrycia (dyrektywa cover) poziom modelowania, umożliwiający opis zachowania wejść, sygnałów i zmiennych (głównie na potrzeby narzędzi weryfikacji formalnej)
W celu ułatwienia współpracy z symulatorami i narzędziami używającymi innych języków, PSL występuje w różnych wariantach (ang. flavors) zbliżonych składniowo do VHDL-a, Veriloga, SystemVeriloga, czy też SystemC. Na przykład w wariancie VHDLowym jest możliwe używanie operatora logicznego ‘and’, a w wariancie Verilogowym – operatora '&&'.