Разредност () в компютърната терминология е параметър с дименсия [бит] или [разред] за количество информация, което се обменя по информационна шина за единица време, или което се съхранява в регистър или което се обработва в рамките на една машинна инструкция. Tермините „-разредни“ и „-битови“ са взаимно заменяеми. Разредността на информационните единици, използвани в съвременните компютри – байт (8-бита), полу-дума (16-бита), дума (32-бита) и двойна дума (64-бита) и тяхното разположение в паметта на точни адресни граници са дефинирани в IBM System 360. ( IBM Corp., „IBM System/360 Principles of Operation“, A22-6821-0 – стр. 8)
Дефиниции Информационна единица () е единица за измерване на количество информация. Измерването на количеството информация е предложено от Ralph Hartley през 1928 г.Hartley R.V. „Transmission of Information“, The Bell System Technical Journal, Vol.7, 1928 като част от основния принцип за съхранение на информация, според който информацията, която може да се съхрани в една система, е пропорционална на logb N, където b е основата на бройната система, а N е броят на състоянията на системата. Когато информацията е кодирана в десетична бройна система (b = 10), (decimal digit – dit) с десет състояния от 0 до 9, десетичната цифра е единицата за измерване на информация. Ако се премине от бройна система с основа b към бройна система с основа c, този преход може да се представи като logc N=logc b.logb N. Следователно 1 дит = log2 10 бита. Единицата за измерване на количество информация, кодирана в троична бройна система (b = 3) е трит (trinary digit), 1 трит = log2 10 бита. Числото е (natural digit) се използва като база за спецификация на функции, които изпълняват трансформации на Тюринг Abramson N., „Information theory and coding“, McGraw-Hill, 1963, Sanella D., Tarlecki A., Mind the gap! Abstract versus concrete models of specifications, Mathematical Foundations of Computer Science 1996, 21-st International simposium, MFCS'96, Cracow, Poland.т.е. b = e, и дефинира информационната единица нит (1 нит = log2 е бита). Информационните единици дит, трит и нит имат само теоретична стойност.
бит – двоична цифра (binary digit) с две състояния 0 и 1, която се използва за измерване на количество двоично кодирана информация. Устройство с две стабилни състояния (реле, тригер) може да съхранява един бит информация. Терминът „бит“ е предложен от John Tuckey по аналогия на информационната единица за десетично кодирана информация „дит“ (decimal digit).
байт – информационна единица, с която се кодира един текстов символ. Дълго време се е спорело за разредността на байта – 4-, 6- или 8 бита. Клод Шанън дефинира цифровия канал, като използва 5 бита за кодиране на символ.Shannon C.E. „A Mathematical theory of Communication“, The Bell System Technical Journal, Vol.27, 1948 Терминът байт (byte) като множество от 8-бита е дефиниран от Werner Buchholz през 1956 г. по време на началната фаза на разработката на IBM 7030 Stretch.Bonda M. „Fundamentals of information theory and Coding“, Springer, ISBN 978-3-642-20347-3, 2011 1 байт кодира символ с 256 състояния.
полу-дума (half word) – в термините на IBM System 360, полу-думата е информационна единица с разредност, равна на половината от разредността на процесора на компютъра т.е. думата е 16-разредна или половин машинна дума. В термините на микропроцесорните системи полу-думата не се използва.
дума – в термините на IBM System 360, думата е информационна единица с разредност, равна на разредността на процесора на компютъра, която процесорът може да адресира и обменя с паметта за един цикъл на достъп т.е. думата е 32-разредна машинна дума. Разредността на машинната дума е променлива в зависимост от производителя и съдържа код за изпълнение (инструкция или част от инструкция) или данни за обработка. В термините на микропроцесорните системи (след TMS 9900) думата е информационна единица с разредност, фиксирана на 16-разреда, равна на 2 байта (вж. раздел „Разредност на операциите“).
двойна дума (doubleword) – в термините на IBM System 360, двойната дума е 64-разредна информационна единица, равна на 2 машинни думи. Двойната дума се използва в аритметичните операции с плаваща запетая. В термините на микропроцесорните системи двойната дума е информационна единица с разредност, фиксирана на 32-разреда, равна на 4 байта.
четворна дума (quadword) – в термините на микропроцесорните системи, четворната дума е информационна единица с разредност, фиксирана на 64-разреда, равна на 8 байта (4 думи).(DEC Corp., VAX11 780 Architecture Handbook, 1977 – стр. 4 – 3)
осморна дума (octaword) – в термините на микропроцесорните системи, осморната дума е информационна единица с разредност, фиксирана на 128-разреда, равна на 16 байта (8 думи).
адресна граница(address boundary) – адрес на паметта, кратен на разредността на информационната единица, изразена в брой байтове, до която процесорът изпълнява достъп. С други думи, думата (16-бита, 2 байта) се разполага в паметта на думова адресна граница (адрес кратен на 2), двойната думата (32-бита, 4 байта) се разполага на двойно-думова адресна граница (адрес кратен на 4), четворната думата (64-бита, 8 байта) – на четворно-думова адресна граница (адрес кратен на 8). Байтът, като отделна информационна единица, се разполага на произволен адрес.
Разредност на инструкциите Когато става въпрос за инструкции трябва да се прави разлика между разредност (size) и дължина на инструкцията (length). Дължина на инструкцията е броят байтове, необходими за кодиране на инструкцията в съответствие с използвания формат на инструкциите. Разредността на инструкцията се определя от разредността на операндите, които инструкцията обработва.
Разредност на операциите
В IBM System 360/50 думата е най-малката адресируема единица и достъпа до паметта е на думова адресна граница. Байтовият обмен с входно-изходните устройства, свързани към мултиплексорен канал, се буферира и при запис думите се преобразуват в последователност от байтове, а при четене – последователността от байтове в думи. Подобен начин на работа се запазва и в първия 16-разреден микропроцесор TMS 9900 на Texas Instruments (1976 г.) където разредността се управлява на ниво инструкция, но достъпът до паметта винаги е 16-разреден на четен адрес (четна адресна граница). Инструкциите с 8-разредни операнди избират четен или нечетен байт от прочетената дума. При 8-разреден запис достъпът до паметта е 16-разреден, при което байта се допълва с нули до 16-разредна дума (padding). Всички устройства в микропроцесорната система се управляват като 16-разредни, независимо от тяхната физическа разредност (8- или 16-разряда). Texas Instruments Inc., „TMS9900 Microprocessor Data Manual“ Dec. 1976
В 16-разредните микропроцесори от първо поколение (i8086 и MC68000) се въвеждат байтови операции за достъп до паметта т.е. процесорът има достъп за четене или запис само до част от „машинната дума“ без допълване с нули. Това намалява фрагментирането на паметта и предефинира информационните единици. В микропроцесорните системи термините полу-дума и машинна дума не се използват. Въвеждането на байтови операции в 16-разредните микропроцесорни системи превръщат байта в най-малката адресируема информационна единица.
Разредност на информационната шина (bus size) Разредността на информационната шина е мощността на нареденото множество от разреди на информационната шина и определя максималното количеството информация, което процесорът може да обмени с ресурсите на системата (памет, буфери, входно-изходни устройства и т.н.) за единица време (времето за изпълнение на един цикъл за четене или запис). Например, една 8-разредна информационна шина позволява обмен на 8-бита информация за един цикъл на достъп до информационната шина, една 16-разредна информационна шина – 8- или 16-бита информация, една 32-разредна информационна шина – 8-, 16- или 32-бита информация. 8-разредните инструкции могат да обработват 8-битови операнди, 16-разредните инструкции – 16-битови операнди и т.н.
Управление на разредността на информационната шина
Управлението на разредността на информационната шина започва с въвеждането на байтовите операции в асинхронната 16-разредна информационна шина UnibusDEC Corp. PDP-11 Unibus Design Description , 1979. използвана в PDP-11 миникомпютрите на DEC (1970 г.) Unibus е изобретен от Gordon Bell и Harold McFarland (студент) през 1969 г. в Carnegie Mellon University. . Информационната шина се разделя на 8-разредни ленти (lanes). Адресът, който процесорът генерира е пълен и при изпълнение на байтова операция избира четна или нечетна 8-разредна лента (lane) на шината (bus).
Стандартна организация на информационната шина При микропроцесорните системи със стандартна организация (MC68000, i80286, NS32032) информационна шина се разделя на 8-разредни ленти, независими една от друга, до които процесорът се обръща поотделно. В 16-разредните микропроцесорни системи 8-разредните ленти са младша (lower)и старша (upper).В компютърната техника има два формата за подреждане на информационните единици върху информационната шина – младши краен формат (little endian format) и старши краен формат (big endian format) Младшата 8-разредна лента се използва при обмен на четен адрес, старшата – на нечетен адрес. Ресурсите на 16-разредните устройства, включени към 16-разредната информационна шина са достъпни на четен и нечетен адрес, адресното пространство е последователно и нефрагментирано. Ресурсите на 8-разредните устройства обаче, включени към младшата 8-разредна лента на информационната шина са достъпни само на четен адрес, ресурсите на 8-разредните устройства, включени към старшата 8-разредна лента – на нечетен адрес. С други думи, адресните пространства на 8-разредните устройства са фрагментирани.
Динамична организация на информационната шина По принцип микропроцесорните системи работят в два режима – програмен и режим на директен достъп.
Програмен режим В програмен режим процесорът управлява достъпа до паметта и останалите ресурси на системата. За да се премахне фрагментацията на адресното пространство на 8-разредните устройства, свързани към 8-разредните ленти на 16-разредната информационна шина през 1981 г. Craig Kinnie от Intel предлага принципа на прехвърлящия буфер (swap buffer).Intel Corp. „iAPX 86,88 User's Manual“, Application Note AP-28A „Intel Multibus interfacing“, A-183, 1981 Този принцип на управление на разредността на шината предполага, че 8-разредните устройства да свързани само към младшата 8-разредна лента на 16-разредната информационна шина. Това нарушава баланса на шината и младшата 8-разредна лента на 16-разредната информационна шина е по-натоварена. На старшата 8-разредна лента се обменят само нечетни байтове с 16-разредни устройства.
Динамично управление на разредността на шината (dynamic bus sizing)