SSE4, pour , aussi connu sous le nom de (NNI), est un jeu d’instructions pour l’architecture x86. Il ajoute supplémentaires aux jeux précédents, SSE3 et SSSE3.
L’annonce de ce nouveau jeu d’instructions est faite le à l’ d’automne 2006. Ce jeu d’instructions a pour but d'améliorer les performances multimédia, les algorithmes de recherche et de détection, la protection des données ( de type CRC) et la vectorisation.
Sous-ensembles SSE4 Le jeu d’instructions SSE4 est constitué de trois sous-ensembles. Deux sont particuliers aux processeurs Intel, et un aux processeurs AMD : Le sous-ensemble SSE4.1, introduit dans la microarchitecture Intel Penryn, qui comprend . Le sous-ensemble SSE4.2, introduit dans la microarchitecture Intel Nehalem, qui comprend . Le sous-ensemble SSE4a qui comprend . Disponible uniquement chez certains processeurs AMD
Nouvelles instructions À la différence des précédentes implémentations des jeux SSE, le jeu SSE4 présente des instructions n’étant pas spécifiquement dédiées aux applications multimédia.
Ce jeu voit la réapparition d’un opérande implicite pour certaines instructions (cet opérande étant le registre XMM0 en tant que troisième opérande) et la disparition de l’utilisation des opérandes (registres MMX) au profit d’opérandes uniquement , c’est-à-dire une utilisation exclusive des registres XMM.
Beaucoup de ces instructions profitent d’un atout majeur des architectures Penryn et Nehalem, à savoir le moteur de permutation à un seul cycle ().
L’instruction CPUID permet de déterminer si le processeur supporte les instructions.
SSE4.1 Ces instructions ont été introduites avec la microarchitecture Penryn, le die shrink 45 nm de la microarchitecture Core d'Intel. Le support est indiqué par le drapeau CPUID.01H:ECX.SSE41[Bit 19].
Instruction Description MPSADBW Calcule 8 sommes de différences absolues ( |x0-y0|+|x1-y1|+|x2-y2|+|x3-y3|, |x0-y1|+|x1-y2|+|x2-y3|+|x3-y4|, ...); Cette opération est extrêmement importante pour les codecs modernes HDTV . et permet de calculer un bloc de différence de 8×8 en moins de . Un bit d’un opérande immédiat de indique si y0 .. y11 ou y4 .. y15 doit être utilisé depuis l’opérande destination, les deux autres si x0..x3, x4..x7, x8..x11 ou x12..x15 doit être utilisé depuis l’opérande source. PHMINPOSUW Trouve le plus petit mot () non signé de l’opérande source et place le résultat dans l’opérande destination ( de poids faible). L’index du mot trouvé dans l’opérande source est placé dans le second mot de l’opérande destination aux bits 16 à 18. Les bits restants de l’opérande destination sont mis à zéro. PMULDQ Effectue deux multiplications signées de deux paires d’entiers () et sauve le résultat (deux produits de ) dans l’opérande de destination. PMULLD Effectue une multiplication sur des nombres signés et packés : signés de (opérande source) multipliés par signés de (opérande destination). Le résultat est placé dans la destination. DPPS, DPPD Effectue un produit scalaire conditionnel entre deux opérandes de . La condition est donnée par un troisième opérande de type immédiat. Le produit est en simple précision pour DPPS et en double pour DPPD. BLENDPS, BLENDPD, BLENDVPS, BLENDVPD, PBLENDVB, PBLENDW Effectue une copie conditionnelle d’un registre XMM vers un autre. La copie est basée soit sur un masque binaire donné par un opérande immédiat (mnémoniques sans le 'v' dans le nom) soit sur un masque binaire donné par le registre XMM0 (mnémoniques avec 'v'). PMINSB, PMAXSB, PMINUW, PMAXUW, PMINUD, PMAXUD, PMINSD, PMAXSD Trouve le minimum ou maximum pour différents types d’opérandes entiers et packés. ROUNDPS, ROUNDSS, ROUNDPD, ROUNDSD Arrondit les valeurs d’un registre à virgule flottante en entiers en utilisant un des quatre modes d’arrondi spécifié par un opérande immédiat. INSERTPS, PINSRB, PINSRD/PINSRQ, EXTRACTPS, PEXTRB, PEXTRW, PEXTRD/PEXTRQ Extraction et insertion. L’extraction consiste à prendre une partie d’un registre XMM pour la mettre en mémoire, tandis que l’insertion consiste à prendre un contenu mémoire et l’insérer dans un registre XMM.PMOVSXBW, PMOVZXBW, PMOVSXBD, PMOVZXBD, PMOVSXBQ, PMOVZXBQ, PMOVSXWD, PMOVZXWD, PMOVSXWQ, PMOVZXWQ, PMOVSXDQ, PMOVZXDQ Extension de signe ou extension à zéro pour des nombres packés vers un type plus grand (correspond peu ou prou à MOVSX ou MOVZX sur l’unité générale). PTEST Même chose que l’instruction générale TEST, c’est-à-dire qu’elle change les drapeaux ZF et CF de RFLAGS en opérant une conjonction logique (AND) entre les opérandes. L’instruction arme le drapeau ZF si au moins un des bits est armé (résultat du AND), et le drapeau CF si tous les bits correspondent. PCMPEQQ Compare des quadruples mots (QWORDs - ) en les testant pour une égalité. PACKUSDW Convertit des doubles mots (DWORDs - ) signés en mots (WORDs - ) non signés avec saturation. MOVNTDQA Déplace un double quadruple mot (DQWORD - ) de la mémoire vers un registre XMM en utilisant un . L’opération n’est effectuée que si la mémoire est de type WC (). Cette instruction est par exemple utile pour retrouver un résultat depuis des périphériques attachés au bus mémoire.
SSE4.2 SSE4.2 a ajouté STTNI (String and Text New Instructions), plusieurs nouvelles instructions qui effectuent des recherches de caractères et des comparaisons sur deux opérandes de 16 octets à la fois. Ceux-ci ont été conçus (entre autres) pour accélérer l’analyse des documents XML. Il a également ajouté une instruction pour calculer les contrôles de redondance cyclique utilisés dans certains protocoles de transfert de données. Ces instructions ont été implémentées pour la première fois dans la gamme de produits Intel Core i7 basée sur Nehalem et complètent le jeu d’instructions SSE4. AMD, quant à lui, a effectué la prise en charge en commençant par la microarchitecture Bulldozer. Le support est indiqué via le drapeau CPUID.01H:ECX.SSE42[Bit 20].
Windows 11 24H2 nécessite que le processeur prenne en charge SSE4.2, sinon le noyau Windows n’est pas amorçable.
Instruction Description CRC32 Calcul de la valeur du CRC32C à l'aide du polynôme 0x11EDC6F41 (ou, sans le bit d'ordre élevé, 0x1EDC6F41). Voir aussi pour une discussion sur le polynôme CRC32C. PCMPESTRI Comparaison de chaînes de caractères packées de longueur explicite, Retour Index PCMPESTRM Comparaison de chaînes de caractères packées de longueur explicite, Retour Masque PCMPISTRI Comparaison de chaînes de caractères packées de longueur implicite, Retour Index PCMPISTRM Comparaison de chaînes de caractères packées de longueur implicite, Retour Masque PCMPGTQ Comparaison de données 64 bits signées packées pour "supérieur à"
POPCNT et LZCNT Ces instructions fonctionnent sur des registres entiers plutôt que SSE, car ce ne sont pas des instructions SIMD, mais elle apparaissent en même temps et, bien qu’introduites par AMD avec le jeu d’instructions SSE4a, elles sont comptées comme des extensions distinctes avec leurs propres bits CPUID dédiés pour indiquer la prise en charge. Intel a implémenté POPCNT à partir de la microarchitecture Nehalem et LZCNT à partir de la microarchitecture Haswell. AMD a implémenté les deux, en commençant par la microarchitecture Barcelona.
AMD appelle cette paire d’instructions Advanced Bit Manipulation (ABM).
Le codage de LZCNT prend le même chemin de codage que celui de l’instruction BSR (balayage des bits inverse). Cela se traduit par un problème car l’appel à LZCNT par certains processeurs qui ne le prennent pas en charge, tels que les processeurs Intel antérieurs à Haswell, peut exécuter l’opération de manière incorrecte au lieu de lever une exception instruction non valide. Il s’agit d’un problème, car les valeurs du résultat de LZCNT et de BSR sont différentes.
Les zéros à droite peuvent être comptés à l’aide des instructions Bit Scan Forward (BSF) (balayage des bits vers l’avant) ou TZCNT (comptage des zéros en queue).
Windows 11 24H2 nécessite que le processeur prenne en charge POPCNT, sinon le noyau Windows n’est pas amorçable.
Instruction Description POPCNT Comptage de la population (compte le nombre de bits valant 1). Le support est indiqué par le drapeau CPUID.01H:ECX.POPCNT[Bit 23]. LZCNT Comptage des zéros en tête. Le support est indiqué par le drapeau CPUID.80000001H:ECX.ABM[Bit 5]
SSE4a Le groupe d'instructions SSE4a a été introduit dans la microarchitecture Barcelona d'AMD. Ces instructions ne sont pas disponibles sur les processeurs Intel. Le support est indiqué par le drapeau CPUID.80000001H:ECX.SSE4A[Bit 6].
Instruction Description EXTRQ/INSERTQ instructions combinées de masque et de décalage MOVNTSD/MOVNTSS Instructions de stockage de flux scalaire
Références
Voir aussi Articles connexes SSE SSE2 SSE3 SSSE3 SSE5 AVX
Liens externes Papier d’Intel décrivant en détail le jeu SSE4
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