AMD K10

thumb|Die d'un Phenom (Barcelona) La microarchitecture K10, la neuvième d'AMD, succède à la microarchitecture K8.

Elle est introduite sur le Phenom. Par rapport à K8, les flottants sont désormais traités sur , et la bande passante interne augmente.

Nomenclature

Avec cette nouvelle gamme, AMD change son ancienne nomenclature basée sur le P-Rating (par exemple X2 5000+) pour une nouvelle numérotation en deux lettres plus quatre chiffres : : gamme : dissipation (TDP) : famille/architecture : 7 = Phenom 4 cœurs 6 = Phenom bi cœurs 2 = Athlon X2 1 = Athlon mono cœur et Sempron et : puissance en fréquence : fonctionnalités éventuelles

Historique Avant qu'AMD publie officiellement ce nom de K10 par les voix de Giuseppe Amato et de Philip G. Eisler (respectivement directeur technique des Ventes et du marketing pour l’Europe et vice-Président de la division chipset d'AMD) en interview de Giuseppe Amato et de Philip G. Eisler par syndrome-oc, la presse spécialisée attribuait logiquement le nom K8L à la nouvelle architecture. The Inquirer pensait alors que le "L" se rapportait au chiffre romain signifiant 50, il s'agirait alors du K8.50, soit une version à mi-chemin entre l'architecture K8 et K10. Il apparaît dans l'interview des responsables AMD que le K8L était une dénomination pour des processeurs d'architecture K8 pour PC portable en .

Techniquees et caractéristiques Gravure

Les premiers microprocesseurs de la génération K10 seront exclusivement gravés grâce à la technique de gravure en d'AMD en partenariat avec IBMAMD and IBM to Jointly Develop Advanced Chip Technologies, sur amd.com qui utilise des (Silicium sur isolant) UNIBOND du fabricant français Soitec, qui entretient un partenariat privilégié avec AMDPremier semestre 2006-2007 : Soitec annonce une forte amélioration de ses résultats, une visibilité accrue et des perspectives favorables, sur soitec.com. Le partenariat avec IBM permet également à AMD d'utiliser la technique SiGe d'IBM (ajout de germanium en plus de silicium en vue de rendre les transistors plus performants). Ces microprocesseurs seront sûrement fabriqués dans l'usine Fab 36 d'AMD à Dresde en Allemagne qui fabrique déjà les « Athlon 64 » en . L'usine pourra produire normalement aux alentours de de processeurs par an dès 2008 (pour )Fab 36 devrait tourner à plein régime vers 2008, ce qui portera la production annuelle de processeurs AMD à 100 millions d’unités. AMD : Fab 36 est sortie de terre ce qui coïncide avec l'arrivée de l'architecture K10. AMD utilise pour sa gravure en ses techniques. Continuous Transistor Improvement (CTI) ou amélioration continue de transistor et Shared Transistor Technology (STT) ou partage technologique des transistors ainsi que la technique Dual Stress Liner (DSL).

Il existera peut-être par la suite des processeurs K10 gravés en 45 voire en (Deneb FX, Deneb, Propus, Regor et Sargas), puisqu'AMD compte produire des processeurs grâce à la technique de lithographie en immersion dès 2008.

Mémoire Les processeurs de la famille K10 tout comme leurs prédécesseurs K8 posséderont leur contrôleur mémoire intégré contrairement aux processeurs Intel qui laissent cette charge au chipset. Cette caractéristique a été en partie responsable du succès des Athlon 64 en réduisant considérablement les latences pour l'accès à la mémoire RAM lorsque la norme était la DDR SDRAM première du nom. En effet avec ce type de barrettes, les latences de la RAM étaient de 2-2-2-5 pour les meilleures DDR400. Mais lors de l'introduction de la DDR2, l'atout de l'Athlon 64 s'est atténué car les latences ont explosé et l'augmentation de fréquence n'a pu que compenser cette chute de performance. Ainsi les Athlon 64 sur socket AM2 sont juste aussi performants que les Athlon 64 sur socket 939.. Les latences mémoires ayant sérieusement diminué, la DDR2 ne pose plus de problème. Les K10 seront faits pour supporter de la DDR2 1066 MHz en standard. Les serveurs exploiteront la DDR2 800 dans un premier temps.

Les prochaines révisions de cœur de la famille K10 (Deneb FX, Deneb, Propus, Regor et Sargas) prévues pour l'année 2008 voire 2009 seront elles, tournées vers la mémoire DDR3 et le qui n'est pas encore sur le marché. Ils seront équipés de 4 ou de cache L3.

Sockets AMD a fait le choix d'une certaine continuité lors de ce passage au K10. Il n'y aura donc pas comme lors du passage de l'architecture K7 à K8 un changement radical de socket (alors socket A vers socket 754 puis 939 et AM2). AMD a donc nommé le socket de son nouveau processeur AM2+ pour marquer la proximité avec le socket AM2. Le socket AM2+ accueillera donc tous les processeurs K10, à l'exception des processeurs à socket 1207 incompatibles. Il s'agit d'un socket à 940 broches. Les différences entre le socket AM2 utilisé actuellement pour les K8 et le socket AM2+ sont la gestion de l'HyperTransport 3.0 par ce dernier et la gestion avancée de l'énergie puisque chaque cœur disposera d'une tension propre. Sur socket AM2, les processeurs pourront tout de même varier leurs fréquences indépendamment mais pas leur tension. Il y a rétro compatibilité et on pourra profiter de l'architecture K10 sur une carte mère AM2.

Les chipsets pour AM2+ déjà annoncés sont le Nvidia nForce 7 nom de code MCP72, le VIA KT960 et KM960. mais aussi les chipsets d'ATI (maintenant propriété d'AMD) RD790+, RD780, RS780, RX780, RS740 et RX740Tous les futurs chipsets 7xx d'AMD.

Les K10 à socket AM3 auront probablement deux contrôleurs mémoire, un DDR2 et un DDR3 ainsi ils fonctionneront parfaitement avec une carte mère AM2+. Cependant cette information est à mettre entre pincettes, AMD pourrait très bien changer d'avis car le coût en transistors de deux contrôleurs mémoire pourrait être élevé.

Un K10 AM2+ ne sera pas compatible AM3.

Spécifications

Les caractéristiques complètes des K10 sont celles du premier cœur K10, à savoir le Barcelona. Les versions pour PC de bureau seront sans doute différentes puisque le Barcelona est fait pour le marché serveur aux demandes particulières.

Généralités. Deux contrôleurs mémoire DDR2 intégrés (le contrôleur mémoire 128 bits des K8 est séparé en deux contrôleurs 64 bits pour le K10. Passage prévu à un contrôleur mémoire DDR3). Fréquence de fonctionnement entre 1900 et (les versions desktop devraient atteindre les ). Pipeline à 16 étages. Gestion de l'HyperTransport 3.0 pour des bus au-delà de (sur socket AM2+, sur socket AM2 la fonction ne sera pas exploitée). cache. de cache L1 données par cœur (taille identique à celle des K8) de cache L1 instructions par cœur (taille identique à celle des K8) de cache L2 par cœur (taille identique aux derniers K8. Chez Intel, les Kentsfield offrent de cache L2 et le futur Penryn jusqu'à 2×). de cache L3 partagé. Extension possible jusqu'à , 4 à avec le passage au : cœur Shanghai. La puce. quadri-cœur dit « natif » produit en masse (il ne s'agit pas de la juxtaposition de deux circuits bi-cœur comme pour les Core 2 quad Intel. Composé de 11 couches de gravure (contre 9 pour les K8 et 8 pour les Core 2 Duo. Cela rend le procédé de fabrication un peu plus complexe mais ne change rien pour l'utilisateur. Intel utilisait aussi ce type de procédé avec autant de couches il y a quelques années). 463 millions de transistors (face au 582 millions du Kentsfield mais gravé sur deux dies. Ceci s'explique par le fait que le Kentsfield embarque de cache alors que le Barcelona se limite à ). 60 millions de transistors non-caches (soit 30 %) en plus par rapport au K8C'est dans ces 60 millions de transistors que l'on doit trouver des améliorations et de nouvelles fonctions.. améliorations du pipeline et nouvelles Instructions. Le SSE 128, Gestion d'instruction d'une longueur de 128 bits (contre 64 bits pour le K8). Gestion parallèle de par cycle (soit le double d'avec le K8. Amélioration qui pourrait favoriser d'autres types d'opérations, par exemple sur les entiers). Deux chargements d'instructions par cycle depuis le cache L1 (Nombre stable par rapport au K8 mais donc deux fois plus de données chargées par cycle du fait du passage d'instructions à ). Interface élargie entre le cache L2 et le contrôleur mémoire à 128 bits (Pour la cohérence de l'architecture, c'est-à-dire éviter un goulot d'étranglement). Introduction des instructions SSE4Aclones du SSE4 introduit par Intel dans ses Conroe Extending the World’s Most Popular Processor Architecture (papier officiel d'Intel).. Extensions des instructions SSE : EXTRQ/INSERTQ et MOVNTSD/MOVNTSS. Apparition des instructions LZCNT et POPCNT utilisées en cryptographie. Diminution de la latence sur les divisions d'entiers (ALU) (les conséquences pratiques devraient être minimes) 4 FPU (Floating Point Unit, unités de calcul en virgule flottante) (au lieu de 2 pour le K8. AMD parle d'une amélioration théorique de +300 % des performances face au bi-cœur K8 (deux fois plus de cœurs avec deux fois plus de FPU, donc performances quadruplées), mais finalement en pratique l'amélioration serait de l'ordre de 50 % face à la concurrence). Fastpath. Les microinstructions CALL and RET-Imm sont maintenant des instructions qui utilisent Fastpath (elles ne sont plus microcodées) . Les déplacements entre registres des entiers et registres SSE des instructions MOVs utilisent aussi le Fastpath. Sous-système mémoire, cache et prefetch. Diminution de la latence au niveau du cache. Meilleure gestion de données Out-Of-Orderen français « dans le désordre », ce qui réduit le temps d'attente des instructions.. Prédiction de branchement : Apparition d'un prédicteur de branchement indirect : 512-entry indirect predictor (Intel avait ajouté ce type de prédicteur sur ses PIV Prescott qui pâtissaient de leur long pipeline et toute erreur de branchement représentait une perte de temps considérable). L'espace consacré à la « pile de retour » (return stack) est multiplié par deuxCe qui permet de plus facilement revenir sur les erreurs de prédiction. . La prédiction directe est aussi améliorée par l'augmentation des données "historiques" (Possibilité offerte par la taille gagnée avec le passage au alors que l'architecture K8 se contentait au départ du ). Sideband Stack Optimizer équivalent au Dedicated Stack Manager d'Intel . TLB (Translation Lookaside Buffer) Dictionnaire francophone des acronymes, sigles et abréviations informatiques. Cette augmentation du TLB ne devrait profiter qu'au domaine serveur. Extension. Adressage physique 48 bits permettant la gestion de mémoire jusqu'à Prefetch : 2 prefetch par cœur, un pour les données et un pour les instructions (AMD conserve le nombre de prefetch du K8. Les C2D d'Intel en possèdent trois par cœur). Le prefetch charge dans le cache L1 (Le prefetch chargeait dans le cache L2 chez les K8). Apparition d'un prefetch de RAM utilisant son propre cacheLes améliorations de performance grâce à une réduction de latence entre RAM et cache L2 ou L3 pourraient être importantes, d'après Anandtech : . Virtualisation. Virtualisation de la mémoire Nested Paging Intel et AMD virtualisent la mémoire et les entrées/sorties Alimentation. La tension du northbridge est maintenant indépendante et s'échelonne de à . Apparition du DICE ou Dynamic Independent Core Engagement ou gestion matérielle du PowerNow! permettant la gestion indépendante de la fréquence de chaque cœur. TDP compris entre (TDP entre pour les Phenom, TDP inconnu pour les Phenom FX) Registres ajouts de 8 registres supplémentaire pour le 64 bits.

Performances Lors d'une démonstration le page officielle d'AMD (attention RTC, site très lourd) , AMD annonce et montre à la presse que le Barcelona sera globalement 40 % plus performant qu'un à ).