extrema-direita|thumb|Design conceitual em 3D de um circuito integrado em escala de wafer A integração em escala de wafer (do inglês Wafer-scale integration, ou WSI) é um sistema de construção de redes de circuitos integrados muito grandes (comumente chamados de "chips") a partir de um wafer de silício inteiro para produzir um único "superchip". Combinando grandes dimensões e empacotamento reduzido, esperava-se que a WSI levasse a reduções drásticas de custos para alguns sistemas, notadamente supercomputadores massivamente paralelos, mas atualmente ela está sendo empregada para aprendizagem profunda. O nome é derivado do termo integração em escala muito grande (VLSI), a tecnologia de ponta na época em que a WSI estava sendo desenvolvida.
Visão geral No processo normal de fabricação de circuitos integrados, um único cristal cilíndrico grande (lingote) de silício é produzido e depois cortado em discos conhecidos como wafers. Os wafers são então limpos e polidos em preparação para o processo de fabricação. Um processo fotográfico é usado para padronizar a superfície de acordo com os locais onde o material deve ou não ser depositado. O material desejado é depositado e a máscara fotográfica é removida para a camada seguinte. A partir de então, o wafer é processado repetidamente dessa maneira, aplicando camada sobre camada de circuitos na superfície.
Múltiplas cópias desses padrões são depositadas no wafer em formato de grade em toda a sua superfície. Após todos os locais possíveis serem padronizados, a superfície do wafer se assemelha a uma folha de papel milimetrado, com linhas de grade delineando os chips individuais. Cada um desses locais na grade é testado quanto a defeitos de fabricação por equipamentos automatizados. Os locais considerados defeituosos são registrados e marcados com um ponto de tinta (esse processo é chamado de "entintamento do die", e as técnicas mais modernas de fabricação de wafers já não exigem marcações físicas para identificar áreas defeituosas). O wafer é então serrado para separar os chips individuais. Os chips defeituosos são descartados ou reciclados, enquanto os chips funcionais são colocados em encapsulamentos e retestados para identificar eventuais danos ocorridos durante o processo de empacotamento.
Falhas na superfície dos wafers e problemas durante o processo de deposição/camadas são impossíveis de evitar, fazendo com que alguns chips individuais sejam defeituosos. A receita obtida com os chips funcionais restantes precisa cobrir todo o custo do wafer e de seu processamento, incluindo os chips defeituosos descartados. Assim, quanto maior o número de chips funcionais ou o rendimento (yield), menor será o custo de cada chip individual. Para maximizar o rendimento, busca-se fabricar chips o menor possível, de modo que se possa obter um número maior de chips funcionais por wafer.
Redução de custos Uma fração significativa do custo de fabricação (tipicamente de 30% a 50%) está relacionada aos testes e ao encapsulamento dos chips individuais. Custos adicionais estão associados à interconexão dos chips em um sistema integrado (geralmente por meio de uma placa de circuito impresso). A integração em escala de wafer busca reduzir esse custo, além de melhorar o desempenho, construindo chips maiores em um único encapsulamento – em princípio, chips tão grandes quanto um wafer inteiro.
Isso não é fácil, pois, dadas as imperfeições nos wafers, um único projeto grande impresso em um wafer quase certamente não funcionaria. Um objetivo contínuo tem sido desenvolver métodos para lidar com áreas defeituosas dos wafers por meio de lógica, em vez de cortá-las do wafer. Geralmente, essa abordagem usa um padrão de grade de subcircuitos e "re-roteia" as conexões ao redor das áreas danificadas usando lógica apropriada. Se o wafer resultante tiver subcircuitos funcionais suficientes, ele poderá ser usado apesar das falhas.
Desafios A maior parte da perda de rendimento na fabricação de chips vem de defeitos nas camadas de transistores ou nas camadas metálicas inferiores de alta densidade. Outra abordagem – a matriz de interconexão de silício (Si-IF) – não possui nenhuma dessas duas no wafer. A Si-IF aplica apenas camadas metálicas de densidade relativamente baixa no wafer, com densidade semelhante às camadas superiores de um sistema em um chip (SoC), usando o wafer apenas para interconexões entre chiplets pequenos, desprotegidos e densamente agrupados.Puneet Gupta and Subramanian S. Iyer. "Goodbye, Motherboard. Hello, Silicon-Interconnect Fabric" 2019. Processadores baseados em Si-IF Saptadeep Pal, Daniel Petrisko, Matthew Tomei, Puneet Gupta, Subbu Iyer, and Rakesh Kumar. "Architecting a Waferscale Processor - A GPU Case Study" 2019. e comutadores de rede (switches)Shuangliang Chen, Saptadeep Pal, and Rakesh Kumar. "Waferscale Network Switches" 2024. vêm sendo estudados.
Tentativas de produção thumb|direita|Tentativa pioneira de WSI pela Trilogy Systems Muitas empresas tentaram desenvolver sistemas de produção WSI nas décadas de 1970 e 1980, mas todas falharam. A Texas Instruments e a ITT Corporation viram a tecnologia como uma forma de desenvolver microprocessadores complexos com pipelining e reentrar em um mercado onde estavam perdendo espaço, mas nenhuma das duas lançou produtos comerciais.
Gene Amdahl também tentou desenvolver a WSI como um método para fabricar um supercomputador, fundando a Trilogy Systems em 1980Artigo da revista Fortune sobre a história da Trilogy, 01/09/1986CAN TROUBLED TRILOGY FULFILL ITS DREAM? / ERIC N. BERG, NYTimes, 8 de julho de 1984Definição de Trilogy na enciclopédia da PCMag e obtendo investimentos da Groupe Bull, Sperry Rand e Digital Equipment Corporation, que (junto com outros) forneceram cerca de US$ 230 milhões em financiamento. O projeto previa um chip quadrado de de lado, com 1200 pinos na parte inferior.
O esforço foi atingido por uma série de desastres, incluindo inundações que atrasaram a construção da fábrica e posteriormente destruíram o interior da sala limpa. Após queimar cerca de um terço do capital sem nenhum resultado concreto, Amdahl eventualmente declarou que a ideia só funcionaria com um rendimento de 99,99%, o que não aconteceria em 100 anos. Ele usou o capital restante da Trilogy para comprar a Elxsi, uma fabricante de superminicomputadores, em 1985. Os esforços da Trilogy foram eventualmente encerrados e "se tornaram" a Elxsi.Ivor Catt: Dinosaur Computers, ELECTRONICS WORLD, junho de 2003
Em 1989, a Anamartic desenvolveu uma memória empilhada em wafer baseada na tecnologia de Ivor Catt, mas a empresa não conseguiu garantir um suprimento suficientemente grande de wafers de silício e encerrou as atividades em 1992.
Dispositivos em escala de wafer em produção
Processador da Cerebras Systems Em 19 de agosto de 2019, a empresa americana de sistemas de computação Cerebras Systems apresentou seu progresso no desenvolvimento de WSI para aceleração de aprendizagem profunda. O chip Wafer-Scale Engine (WSE-1) da Cerebras possui (215 mm × 215 mm), cerca de 56 vezes maior que a maior matriz de GPU. Ele é fabricado pela TSMC usando seu processo de 16 nm. O WSE-1 possui 1,2 trilhão de transistores, 400.000 núcleos de IA, 18 GB de memória SRAM integrada, largura de banda na malha do wafer de 100 Pbit/s e largura de banda de E/S fora do wafer de 1,2 Pbit/s. O preço e a frequência de clock não foram divulgados. Em 2020, o produto da empresa, o CS-1, foi testado em simulações de dinâmica dos fluidos computacional. Em comparação com o supercomputador Joule no NETL, o CS-1 foi 200 vezes mais rápido, consumindo muito menos energia.
Em abril de 2021, a Cerebras anunciou o WSE-2, com o dobro do número de transistores e um rendimento declarado de 100%, alcançado por meio do projeto de um sistema no qual qualquer defeito de fabricação pode ser ignorado/re-roteado. O sistema Cerebras CS-2, que incorpora o WSE-2, está em produção em série.
Em março de 2024, a Cerebras anunciou o WSE-3 com o dobro do desempenho do detentor do recorde anterior, o Cerebras WSE-2, mantendo o mesmo consumo de energia e pelo mesmo preço. Ele é voltado para o treinamento de IA e construído no processo de 5 nm da TSMC.
Ver também Encapsulamento em escala de wafer
Referências
Ligações externas "Giant microcircuits for superfast computers", Jim Schefter, Popular Science, Janeiro de 1984, pp 66–67, 155
Categoria:Fabricação de dispositivos semicondutores Categoria:Circuitos integrados