VHDL ou "VHSIC Hardware Description Language" (Linguagem de descrição de hardware VHSIC "Very High Speed Integrated Circuits") é uma linguagem usada para facilitar o design (projeto/concepção) de circuitos digitais em CPLDs, FPGAs e ASICs.
História A linguagem VHDL foi originalmente desenvolvida sob o comando do Departamento de Defesa (DoD) dos Estados Unidos (DARPA), em meados da década de 1980, para documentar o comportamento de ASICs que compunham os equipamentos vendidos às Forças Armadas americanas. Isto quer dizer que a linguagem VHDL foi desenvolvida para substituir os complexos manuais que descreviam o funcionamento dos ASICs. Até aquele momento, a única metodologia largamente utilizada no projeto de circuitos era a criação através de diagramas esquemáticos. O problema com esta metodologia é o fato de que desenho tem menor portabilidade, são mais complexos para compreensão e são extremamente dependentes da ferramenta utilizada para produzi-los.
Uma vez que o projeto VHSIC era de alta prioridade militar e havia dezenas de fornecedores envolvidos, o DoD estava preocupado principalmente com as questões de portabilidade, documentação e compreensibilidade dos projetos. Cada um destes fornecedores atuava desenvolvendo partes dos projetos ou mesmo fornecendo componentes que viriam a se encaixar em outros sistemas maiores. Desta forma o DoD optou por buscar desenvolver uma linguagem que servisse como base para troca de informações sobre estes componentes e projetos. Uma linguagem que, independente do formato original do circuito, pudesse servir como uma descrição e documentação eficientes do circuito, possibilitando os mais diferentes fornecedores e participantes a entender o funcionamento das outras partes, padronizando a comunicação.
O desenvolvimento da VHDL serviu inicialmente aos propósitos de documentação do projeto VHSIC. Entretanto, nesta época buscava-se uma linguagem que facilitasse o projeto de um circuito; ou seja, a partir de uma descrição textual, um algoritmo, desenvolver o circuito, sem necessidade de especificar explicitamente as ligações entre componentes. A VHDL presta-se adequadamente a tais propósitos, podendo ser utilizada para as tarefas de documentação, descrição, síntese, simulação, teste, verificação formal e ainda compilação de software, em alguns casos.
Após o sucesso inicial do uso da VHDL, a sua definição foi posta em domínio público, o que levou a ser padronizada pelo IEEE (Institute of Electrical and Electronic Engineers) em 1987. O fato de ser padronizada e de domínio público ampliou ainda mais a sua utilização, novas alterações foram propostas, como é natural num processo de aprimoramento e a linguagem sofreu uma revisão e um novo padrão mais atualizado foi lançado em 1993. Pequenas alterações foram feitas em 2000 e 2002. Em setembro de 2008 foi aprovado pelo REVCOM a mais recente versão, IEEE 1076-2008.
Existe também ramificações desse padrão, a saber: IEEE 1076.1 VHDL analógica e de sinal misto IEEE 1076.1.1 VHDL-AMS pacotes padrão (stdpkgs) IEEE 1076.2 VHDL pacotes matemáticos (math) IEEE 1076.3 VHDL pacotes sintetizado (vhdlsynth) IEEE 1076.3 VHDL pacotes sintetizado - Ponto flutuante (fphdl) IEEE 1076.4 VHDL bibliotecas para ASIC: vital IEEE 1076.6 VHDL síntese de interoperabilidade IEEE 1164 VHDL pacote com multi valores lógicos (std_logic_1164)
Sintaxe A linguagem VHDL não é case-sensitive e tem uma sintaxe similar às linguagens Pascal e da linguagem ADA.
Estrutura Comentários São iniciados com dois traços "--" e terminam no final da linha.
Entity É a parte principal do projeto, é a interface do Sistema que descreve as entradas e saídas. Composta de duas partes: parameters e connections. Parameters refere-se aos parâmetros, exemplo largura de barramento, são declarados como generics. Connections por sua vez, refere-se como ocorre a transferência de informações, são declarados como ports.
O nome de uma entity deve identificar o sistema, podendo usar letras e números, porem deve iniciar por uma letra.
Exemplo de entity: entity ORGATE is … end ORGATE;
Architecture É o corpo do sistema, onde são feitas as atribuições, operações, comparações, etc…
Declarado como architecture nome of entidade is. Podem existir várias architecture para a mesma entity.
Exemplo de architecture: architecture RTL of ANDGATE is begin … end RTL;
Process Diretiva usada quando se quer fazer uma lista de operações a serem executadas. Implementada dentro de architecture. Possui forma estruturada.
Exemplo de process: atrib : process begin A ⇐ X; B ⇐ Y; end process atrib;
Package Usado quando precisa-se usar um comando que não existe nas bibliotecas padrão. Deve ser definido antes do inicio da entity. Para usar a package é necessário usar duas declarações: library use. O package mais conhecido é o STD_LOGIC_1164 da IEEE por conter a maioria dos comandos adicionais usados na linguagem.
Exemplo de package: library IEEE; use IEEE.std_logic_1164.all;
Sinal Transmite os dados internamente ou externamente ao sistema sendo que os sinais externos são definidos em entity e usam a diretiva ports, já os sinais internos são definidos em architecture e usam a diretiva signal.
Os sinais podem ser uma linha (bit) ou um barramento (bit_vector). No caso do bit_vector a ordem é de suma importância, sendo que o primeiro sinal é o mais significativo e o último o menos significativo. Estes dois tipos de sinais são nativos da linguagem VHDL, no entanto pode-se adicionar mais tipos, usando bibliotecas apropriadas. Com isso, teremos tipos como: 'U' (Não inicializado), 'X' (Força 0 ou 1), '0' (Força 0), '1' (Força 1), 'Z' (Alta Impedância), 'W' (0 ou 1 fraco), '-' (Não interessa).
Em ports tem que especificar a direção do sinal: entrada(in), saída (out) ou bidirecional (inout). Em signal não precisa especificar a direção devido ao fato do sinal ser interno.
Sendo assim, o exemplo a seguir define um port com dois vetores, sendo um vetor X (o bit10 é o sinal mais significativo e o bit0 o menos significativo) e um vetor Y(sendo o bit0 o sinal mais significativo e o bit5 o menos significativo). port ( X : out bit_vector (10 downto 0); Y : inout bit_vector (0 to 5)); Já nesse exemplo definimos a e b como signal e ambos sendo bit. signal a, b : bit;
Constantes Servem para aumentar a legibilidade do código e facilitar a sua modificação.
CONSTANT <nome_da_constante> : <tipo> := <valor>;
Exemplo:
CONSTANT PI : REAL := 3.14; CONSTANT WIDTH : INTEGER := 8;
Variáveis Usadas apenas em processos e subprogramas (funções e procedimentos), as variáveis usualmente não estão disponíveis para múltiplos componentes e processos. Todas as atribuições de variáveis tem efeito imediato.
VARIABLE <nome_variavel> : <tipo> [:= <valor>];
Exemplo:
VARIABLE opcode : BIT_VECTOR (3 DOWNTO 0) := "0000"; VARIABLE freq : INTEGER;
Operadores e Expressões Operadores Lógicos Os operadores and, or, nand, nor, xor e xnor exigem dois operandos, já o operador not exige apenas um operando.
Deslocamento Restrito a vetores. Exige dois operandos, um sendo o array e o outro um integer, que é o número de posições a serem deslocadas.
As operações podem ser:
shift left logical (deslocamento lógico a esquerda);
shift right logical (deslocamento lógico a direita);
shift left arithmetic (deslocamento aritmético a esquerda);
shift right arithmetic (deslocamento aritmético a direita);
rotate left logical (rotacionamento lógico a esquerda);
rotate right logical (rotacionamento lógico a direita).
Operadores aritméticos + → soma ou identidade;
- → subtração ou negação;
* → multiplicação;
/ → divisão;
mod → módulo;
rem → resto da divisão;
abs → valor absoluto;
** → exponenciação.
Atribuição e comparações <= → atribuição de valor para um sinal
:= → atribuição de valor para uma variável
= → igual;
/= → diferente;
< → menor;
<= → menor ou igual;
> → maior;
>= → maior ou igual;
After e Wait After tem a finalidade de ativar o estado indicado depois de determinado tempo. Tem efeito apenas em simulação.
Exemplo de after: x ⇐ '1' after 3s, '0' after 5s, '1' after 7s, '0' after 8s; O resultado graficamente seria:
Ficheiro:After1.jpg
Já wait 'segura' o processo por determinado tempo.
Exemplo de wait: x ⇐ '0'; wait for 2s; x ⇐ '1'; wait for 3s; x ⇐ '0'; wait for 1s; O resultado graficamente seria:
Ficheiro:Wait.jpg
Generic Declarado na entity para definir os parâmetros da entidade. Composto pelo nome seguido de dois pontos, tipo de constante e valor precedido de :=. Seu escopo é sobre a entidade e suas arquiteturas.
Exemplo de generic: generic SIZE : integer := 5;
Constant Tem a mesma função de definir valores contantes. Se declarado em um pacote terá escopo sobre todo a entity que usa o pacote.
Exemplo de constant: constant SIZE : integer := 5;
Controles condicionais Existem cinco comandos condicionais: if then, if then else, case, for loop, next.
If Then Será executado o que estiver dentro do bloco se a condição for verdadeira.
Exemplo de if then: cmp : process begin if A /= B then C ⇐ B; end if; end process cmp;
If Then Else Se a condição for verdadeira será executado o que estiver dentro de then, caso contrário será executado o que estiver dentro de else.
Exemplo de if then else: cmp : process begin if A = B then C ⇐ 0; else C ⇐ 1; end if; end process cmp;
Case Quando o teste de condição de uma variável poder assumir vários opções, é recomendado o uso do case.
Exemplo de case: converte : process begin case Bin is when "0000" ⇒ Dec ⇐ 0; when "0001" ⇒ Dec ⇐ 1; when "0010" ⇒ Dec ⇐ 2; when "0011" ⇒ Dec ⇐ 3; when others ⇒ Dec ⇐ -1; end case; end process converte;
For Loop Enquanto o contador estiver dentro da faixa especificada o loop é executado.
Exemplo de for loop: conta : process begin for i in 5 downto 0 loop Num ⇐ Num + 1; end loop; end process conta;
Next Quando se quer pular determinados comandos e ir diretamente para outro usa-se o comando next.
Exemplo de next: soma : process begin aux : for i in 3 downto 0 loop Num ⇐ Num + X; if Num = 10 then Num ⇐ 0; next alfa; end if end loop aux; end process soma;
Test Bench Testa o projeto (no Test Bench, o projeto é chamado de design ou Unit Under Test) através de sinais ou estímulos, monitorando suas respostas e com isso ter uma analise melhor do design. O Test Bench consiste em: um soquete para o UUT, um gerador de sinais e ferramentas para monitorar as suas respostas que por exemplo pode dizer se o circuito está ou não funcionando corretamente e sob quais aspectos estão ocorrendo os problemas. O design não geram circuitos, servindo apenas para a simulação.
Exemplo de Código VHDL Código de uma porta lógica E.
-- importa std_logic da IEEE library library IEEE; use IEEE.std_logic_1164.all;
-- Declara uma entidade entity ANDGATE is port ( IN1 : in std_logic; IN2 : in std_logic; OUT1: out std_logic); end ANDGATE; architecture RTL of ANDGATE is
begin
OUT1 ⇐ IN1 and IN2;
end RTL;
O Uso da VHDL em Projetos de Circuitos A VHDL, tal como outras linguagens seguem um fluxo de projeto bem definido, composto de sete etapas, como apresenta a Figura 1: Especificação de Requisitos, Modelamento, Síntese de Alto Nível, Mapeamento Tecnológico, Implementação e ou Fabricação, Testes e Simulação. O tempo e o custo de cada etapa dentro de um projeto varia bastante, dependendo da tecnologia utilizada para implementar o sistema.
Ficheiro:VHDL1.jpg
Figura 1 Ciclo de vida de um projeto