Zen 5

Zen 5 ("Nirvana") é o nome de uma microarquitetura de CPU da AMD, mostrada em seu roteiro em maio de 2022, lançada para dispositivos móveis em julho de 2024 e para desktop em agosto de 2024. É o sucessor do Zen 4 e atualmente é fabricante no processo N4P da TSMC. O Zen 5 também está planejado para sere fabricado no processo N3E no futuro.

A microarquitetura Zen 5 alimenta os processadores de desktop da série Ryzen 9000 (codinome "Granite Ridge"), os processadores de servidor Epyc 9005 (codinome "Turin"), e os processadores móveis finos e leves Ryzen AI 300 (codinome "Strix Point").

Background O Zen 5 foi mencionado oficialmente pela primeira vez durante a apresentação Ryzen Processors: One Year Later da AMD em 9 de abril de 2018.

Um roteiro mostrado durante o Dia do Analista Financeiro da AMD em 9 de junho de 2022 confirmou que o Zen 5 e o Zen 5c seriam lançados em variantes de 3 nm e 4 nm em 2024. Os primeiros detalhes sobre a arquitetura do Zen 5 prometiam um "front-end re-pipelined e um amplo problema" com "otimizações integradas de IA e aprendizado de máquina".

Durante a teleconferência de resultados do quarto trimestre de 2023 da AMD em 30 de janeiro de 2024, a CEO da AMD, Lisa Su, afirmou que os produtos Zen 5 "chegariam no segundo semestre do ano".

Arquitetura

O Zen 5 é uma reformulação completa do Zen 4 com um front-end mais amplo, maior rendimento de ponto flutuante e previsão de remificação mais precisa.

Processo de fabricação O Zen 5 foi projetado com processos de 4 nm e 3 nm em mente. Isso funcionou como uma apólice de seguro para a AMD no caso de a produção em massa de seus nós N3 da TSMC enfrentar atrasos, problemas significativos de defeitos de wafer ou problemas de capacidade. Um analista da indústria estimou que os primeiros rendimentos de wafer N3 estavam em 55%, enquanto outros estimaram que os rendimentos seriam semelhantes aos do N5 entre 60-80%. Além disso, a Apple, como maior cliente da TSMC, tem acesso prioritário aos últimos nós de processo. Em 2022, a Apple foi responsável por 23% dos US$ 72 bilhões em receita total da TSMC. Depois que o N3 começou a aumentar no final de 2022, a Apple comprou toda a capacidade de produção de wafer N3B inicial da TSMC para fabricar seus SoCs A17 e M3. Os processadores de desktop e servidor Zen 5 continuam a usar o nó N6 para a fabricação de matrizes de I/O.

Os CCDs Zen 5 são fabricados no nó N4X da TSMC, que se destina a acomodar frequências mais altas para aplicações de computação de alto desempenho (HPC). Os processadores móveis baseados em Zen 4 foram fabricados no nó N4P, que é mais voltado para eficiência de energia. O N4X mantém a compatibilidade de IP com o N4P e oferece um ganho de frequência de 6% sobre o N4P na mesma potência, mas vem com a desvantagem de vazamento moderado. Comparado ao nó N5 usado para produzir CCDs Zen 4, o N4X pode habilitar frequências até 15% mais altas enquanto opera a 1,2 V.

O CCD Zen 5, codinome "Eldora", tem um tamanho de matriz de 70,6 mm2, uma redução de 0,5% na área do CCD de 71 mm2 do Zen 4, ao mesmo tempo em que atinge um aumento de 28% na densidade do transistor devido ao nó de processo N4X. O CCD do Zen 5 contém 8,315 bilhões de transistores em comparação com os 6,5 bilhões de transistores do CCD Zen 4. O tamanho de um núcleo Zen 5 individual é na verdade maior do que um núcleo Zen 4, mas o CCD foi reduzido por meio do encolhimento do cache L3. A matriz monolítica usada pelos processadores móveis "Strix Point", fabricada no nó N4P de menor potência da TSMC, mede 232,5 mm2 de área.

Front end Branch Prediction As mudanças do Zen 5 na previsão de ramificação são a divergência mais significativa de qualquer microarquitetura Zen anterior. O preditor de ramificação em um núcleo tenta prever o resultado quando há caminhos de código divergentes. O preditor de ramificação do Zen 5 é capaz de operar dois à frente, onde pode prever até dois ramos por ciclo de clock. Arquiteturas anteriores eram limitadas a uma instrução de ramificação por ciclo de clock, limitando a taxa de transferência de busca de instruções de programas com muitos ramos. Os preditores de ramificação dois à frente foram discutidos em pesquisas acadêmicas que remontam ao artigo de André Seznec et al. de 1996 "Multiple-block ahead branch predictors". 28 anos após ter sido proposto pela primeira vez em pesquisas acadêmicas, a arquitetura Zen 5 da AMD se tornou a primeira microarquitetura a implementar totalmente a previsão de ramificação dois à frente. O aumento da pré-busca de dados auxilia o preditor de ramificação.

Motores de execução Unidades Inteiras O Zen 5 contém 6 Unidades Lógicas Aritméticas (ALUs), acima das 4 ALUs nas arquiteturas Zen anteriores. Um número maior de ALUs que lidam com operações inteiras comuns pode aumentar o rendimento de inteiros escalares por ciclo em 50%.

Motores vetoriais e instruções O mecanismo de vetor no Zen 5 apresenta 4 pipes de ponto flutuante em comparação com 3 pipes no Zen 4. O Zen 4 introduziu instruções AVX-512. Os recursos do AVX-512 foram expandidos com o Zen 5 com uma duplicação da largura do pipe de ponto flutuante para um caminho de dados de ponto flutuante nativo de 512 bits. O caminho de dados AVX-512 é configurável dependendo do produto. Os processadores de desktop da série Ryzen 9000 e os processadores de servidor EPYC 9005 apresentam o caminho de dados completo de 512 bits, mas os processadores móveis Ryzen AI 300 apresentam um caminho de dados de 256 bits para reduzir o consumo de energia. A instrução AVX-512 foi estendida para instruções VNNI/VEX. Além disso, há uma maior taxa de transferência bfloat16, o que é benéfico para cargas de trabalho de IA.

Cache L1 O front-end mais amplo na arquitetura Zen 5 necessita de caches maiores e maior largura de banda de memória para manter os núcleos alimentados com dados. O cache L1 por núcleo é aumentado de 64 KB para 80 KB por núcleo. O cache de instruções L1 permanece o mesmo em 32 KB, mas o cache de dados L1 é aumentado de 32 KB para 48 KB por núcleo. Além disso, a largura de banda do cache de dados L1 para pipes de unidade de ponto flutuante de 512 bits também foi dobrada. A associatividade do cache de dados L1 aumentou de 8 para 12 vias para acomodar seu tamanho maior.

L2 O cache L2 permanece em 1 MB, mas sua associatividade aumentou de 8 para 16 vias. O Zen 5 também tem uma largura de banda de cache L2 dobrada de 64 bytes por clock.

L3 O cache L3 é preenchido por vítimas do cache L2 e falhas em voo. A latência para acessar o cache L3 foi reduzida em 3,5 ciclos. Um Zen 5 Core Complex Die (CCD) contém 32 MB de cache L3 compartilhado entre os 8 núcleos. Nos CCDs Zen 5 3D V-Cache, um pedaço de silício contendo 64 MB de cache L3 extra é colocado sob os núcleos em vez de em cima, como nas gerações anteriores, para um total de 96 MB. Isso permite maior frequência de núcleo em comparação com implementações de V-Cache 3D da geração anterior, que eram sensíveis a tensões mais altas. O Ryzen 7 9800X3D baseado no Zen 5 tem uma frequência base aumentada de 500 MHz em relação ao Ryzen 7 7800X3D baseado no Zen 4 e permite overclock pela primeira vez.

As APUs Ryzen AI 300, codinome "Strix Point", apresentam 24 MB de cache L3 total, que é dividido em dois conjuntos de cache separados. 16 MB de cache L3 dedicado são compartilhados pelos 4 núcleos Zen 5 e 8 MB são compartilhados pelos 8 núcleos Zen 5c. Os núcleos Zen 5c não conseguem acessar o conjunto de cache L3 de 16 MB e vice-versa.

Cache Zen 4 Zen 5 L1 Data Tamanho 32 KB 48 KB Associatividade 8-vias 12-vias Largura de banda 32B/clk 64B/clk L1 Instructions Tamanho 32 KB 32 KB Associatividade 8-way 8-way Largura de banda 64B/clk 64B/clk L2 Tamanho 1 MB 1 MB Associatividade 8-vias 16-vias Largura de banda 32B/clk 64B/clk L3 Tamanho 32 MB 32 MB Associatividade 16-vias 16-vias Largura de banda 32B/clk Leitura 16B/clk Gravação 32B/clk Leitura 16B/clk Gravação

Outras mudanças Outros recursos e mudanças na arquitetura do Zen 5, em comparação com o Zen 4, incluem: Velocidades de memória de até DDR5-5600 (de DDR5-5200) e LPDDR5X-7500 são oficialmente suportadas.

+Capacidades do Zen 4 vs Zen 5 Atributo Zen 4 Zen 5 L1/L2 BTB 1.5K/7K 16K/8K Pilha de Endereços de RetornoReturn Address Stack 32 52 ITLB L1/L2 64/512 64/2048 Bytes de instrução/ciclo buscados/decodificadosFetched/Decoded Instruction Bytes/cycle 32 64 Associatividade do Op CacheOp Cache associativity 12-vias 16-vias Largura de banda do cache OpOp Cache bandwidth 9 macro-operações 12 inst ou inst fundido Largura de banda de despacho (macro-ops/ciclo)Dispatch bandwidth (macro-ops/cycle) 6 8 Agendador AGUAGU Scheduler 3x24 ALU/AGU 56 Agendador ALUALU Scheduler 1x24 ALU 88 ALU/AGU 4/3 6/4 Int PRF (red/flag) 224/126 240/192 Vector Reg 192 384 Fila de pré-agendamento FPFP Pre-Sched Queue 64 96 Agendador de FPFP Scheduler 2x32 3x38 FP Pipes 3 4 Largura do vetorVector Width 256 256b/512b Fila ROB/RetiradaROB/Retire Queue 320 448 LS Mem Pipes support Load/Store 3/1 4/2 DTLB L1/L2 72/3072 96/4096

Produtos Granite Ridge A AMD anunciou uma linha inicial de quatro modelos de processadores Ryzen 9000 em 3 de junho de 2024, incluindo um Ryzen 5, um Ryzen 7 e dois modelos Ryzen 9. Fabricados em um processo de 4 nm, os processadores apresentam entre 6 e 16 núcleos. Os processadores Ryzen 9000 foram lançados em agosto de 2024.

Mobile Strix Point A série Ryzen AI 300 de processadores ultrafinos de alto desempenho para notebooks foi anunciada em 3 de junho de 2024. Com o codinome Strix Point, esses processadores são nomeados sob um novo sistema de numeração de modelo semelhante à numeração de modelo Core e Core Ultra da Intel. O Strix Point apresenta um mecanismo Ryzen AI de 3ª geração baseado em XDNA 2, fornecendo até 50 TOPS de desempenho de unidade de processamento neural. Os gráficos integrados são atualizados para RDNA 3.5, e os modelos de ponta têm 16 CUs de GPU e 12 núcleos de CPU, um aumento do máximo de 8 núcleos de CPU em processadores móveis ultrafinos Ryzen da geração anterior. Notebooks com processadores da série Ryzen AI 300 foram lançados em 17 de julho.

Strix Halo

Fire Range

Servidor Turin Junto com os processadores de desktop Granite Ridge e móveis Strix Point, a série Epyc 9005 de processadores de servidor de alto desempenho, codinome Turin, também foi anunciada na Computex em 3 de junho de 2024. Ele usa o mesmo soquete SP5 dos processadores anteriores da série Epyc 9004 e terá até 128 núcleos e 256 threads no modelo topo de linha. O Turin será construído em um processo TSMC de 4 nm.

Turin Dense Uma variante do Epyc 9005 usando núcleos Zen 5c ("Prometheus") também foi mostrada na Computex. Ele contará com um máximo de 192 núcleos e 384 threads, e será fabricado em um processo de 3 nm.

Zen 5c Zen 5c ("Prometheus") é uma variante compacta do núcleo Zen 5 ("Nirvana"), voltado principalmente para clientes de servidores de computação em nuvem em hiperescala. Ele sucederá o núcleo Zen 4c ("Dionysus") e Zen 4 ("Persephone").

Categoria:Microprocessadores AMD x86 Categoria:Microprocessadores AMD