Синхрона динамичка меморија са случајним приступом (Synchronous dynamic random access memory - SDRAM) је динамичка меморија случајног приступа (DRAM) која је синхронизована са системским магистралама. Класични DRAM има асинхрони интерфејс, што значи да одговара што је могуће брже на промене у контролним улазима. SDRAM има синхрони интерфејс, што значи да он чека на сигнал генератора такта пре него што реагује на контролу улаза и зато се синхронизује са рачунарским системским магистралама. Генератор такта се користи за интерно коначно стање машине са прихватањем долазних команди. Простор за складиштење података је подељен у неколико банака, што омогућава чипу да ради на неколико меморијских приступних команди у једном тренутку, убачених у одвојене банке. Ово омогућава веће опсеге приступних података у односу на асинхрони DRAM.

Pipeline (pipeline је скуп елемената за обраду података повезаних у серији, где је излаз једног елемента улаз на следећи). Pipeline омогућава да чип може да прихвати нову команду пре него што је завршио обраду претходне. У pipeline писању, написану команду може одмах да следи још једна команда, без чекања на писање података на меморијски низ. У pipeline читању, затражени подаци се појављују након одређеног броја циклуса генератора такта после читања команде (латентно), циклуси генератора такта за време којих се могу послати додатне команде. (Ово кашњење се зове латенција и важан је извршни параметар у разматрању приликом куповине SDRAM за рачунар.)

SDRAM се широко користи у рачунарима; од оригиналног SDRAM, даље кроз генерације DDR (или DDR1), а затим су кроз DDR2 и DDR3 ушли масовно на тржиште, и са DDR4 који се тренутно дизајнира и који је предвиђен да буде доступан 2014. године.

SDRAM историја thumb|Осам SDRAM ICs на PC100 DIMM пакету. Иако је концепт синхроног DRAM pознат од најмање 1970. године и коришћен је у раним Intel процесорима, он је био активан само до 1993. године, када је SDRAM почео свој пут ка универзалном прихватању у електронској индустрији. Године 1993, Samsung је представио свој KM48SL2000 синхрони DRAM, и до 2000, SDRAM меморија је због бољих перформанси заменила готово све остале врсте DRAM-а у модерним рачунарима.

SDRAM латенција суштински није нижа (бржа) од асинхроног DRAM-а. Заиста, рани SDRAM је био нешто спорији него савремени рафал EDO DRAM због додатне логике. Предности SDRAM-овог интерног баферовања долази због његове способности да убаци операције на више банака меморије, чиме се повећава ефикасни пропусни опсег.

Данас, готово сви SDRAM-ови су произведени у складу са стандардима који су установљени од стране JEDEC, електронског индустријског удружења, које усваја отворене стандарде за олакшавање интероперабилности електронских компоненти. JEDEC је формално усвојио свој први SDRAM стандард 1993. године, а потом је усвојио и друге SDRAM стандарде, укључујући и оне за DDR, DDR2 и DDR3 SDRAM.

SDRAM је такође доступан у регистрованим варијантама, за системе који захтевају већу скалабилност, као што су сервери и радне станице.

Данас, највећи светски произвођачи SDRAM-a су: Samsung Electronics, Panasonic, Micron Technologi и Hinik.

SDRAM тајминг Постоји неколико ограничења DRAM перформанси. Већина истиче да је то временски циклус читања, време између узастопних читања операција у отвореном реду. Ово време је смањено са 10 ns за 100 MHz SDRAM на 5 ns за DDR-400, али је остало релативно непромењено кроз генерације DDR2-800 и DDR3-1600. Међутим, оперативним интерфејс колима у све већим мултипликаторима фундаменталног опсега читања, остварив проток је нагло порастао.

Друго ограничење је CAS латенција, време између снабдевања адресне колоне и пријема одговарајућих података. Опет, ово је остало релативно константно на 10-15 ns за неколико последњих генерација DDR SDRAM.

При раду, CAS латенција је одређени број циклуса генератора такта програмираних у SDRAM-овом мод регистру и очекивана је од DRAM контролера. Свака вредност може да се програмира, али SDRAM неће исправно да ради ако је вредност сувише ниска. На већим опсезима генератора такта, коришћена CAS латенција у циклусима генератора такта се природно повећава. 10-15 ns је 2-3 циклуса (CL2-3) од 200 MHz генератор такта DDR-400 SDRAMa, CL4-6 za DDR2-800, и CL8-12 за DDR3-1600. Спорији циклус генератора такта ће природно омогућути ниже бројеве CAS латенционих циклуса.

SDRAM модули имају своје сопствене временске спецификације, које могу бити спорије од чипова на модулу. Када су се 100 MHz SDRAM чипови први пут појавили, неки произвођачи су продали "100 MHz" модуле који нису могли да раде поуздано у том опсегу генератора такта. Као одговор, Intel је објавио PC100 стандард, који утврђује услове и смернице за производњу меморијских модула који могу поуздано да раде на 100 MHz. Овај стандард је јако утицајан, а термин "PC100" је брзо постао заједнички идентификатор за 100 MHz SDRAM модуле, а модули су сада обично означени са "PC"-префиксом бројева (PC66, PC100 или PC133 - иако се стварно значење бројева променило).

SDR SDRAM thumb|64 MB звучна меморја од Sound Blaster X-Fi Fatal1ty Pro користи два Micron 48LC32M8A2-75 C SDRAM чипа који раде на 133 MHz (7.5 ns) 8-bit wide 070928 micron.com

Првобитно једноставно познат као SDRAM, single data rate (SDR) SDRAM може да прихвати једну команду и пренесе једну реч података по циклусу генератора такта. Типичне фреквенције генератора такта су 100 и 133 MHz. Чипови су направљени са различитим величинама магистралних података (најчешће 4, 8 или 16 бита), и чипови си обично монтирају у 168-пин DIMM-ове да читају или пишу 64 (non-ECC) или 72 бита (ECC) у времену.

Коришћење магистрале података је сложено и стога захтева сложено DRAM Controller коло. То је зато што подаци написани на DRAM-у морају да буду представљени у истом циклусу као команда уписивања, и чита произведе излаза 2 или 3 циклуса након команде за читање. DRAM контролер мора да обезбеди да магистрални подаци никада не захтевају истовремено читање и писање.

Типични SDR SDRAM опсези генератора такта су 66, 100, и 133 MHz (периоди 15, 10, и 7.5 ns). Опсези горњег генератора такта до 150 MHz су били доступни за перформансе ентузијаста.

SDRAM контролни сигнали Све команде су временске у односу на растуће ивице сигнала генератора такта. Додатно у генератору такта постоје 6 контролних сигнала, углавном ниске активности, које су узорковане на растућу ивицу генератора такта:

CKE Clock Enable. Када је овај сигнал низак, чип се понаша као да је стао генератор такта. Ниједна од команди се не тумачи и команда латенција времена не пролази. Стање осталих контролних линија није релевантно. Ефекат овог сигнала је заправо кашњење од стране једног циклуса генератора такта. То јест, тренутни циклус генератора такта наставља да функционише као и обично, али следећи циклус генератора такта се игнорише, осим што се опет тестира CKE улаз. Нормалне операције се настављају на растућој ивици генератора такта после оне у којој је CKE узорак висок.

Другим речима, све друге чип операције су временски односне на растућу ивицу маскирног генератора такта. Маскирани генератор такта је логичко И улазног генератора такта и стања CKE сигнала током претходне растуће ивице улазног генератора такта.

/CS Chip Select. Када је овај сигнал висок, чип игнорише све друге инпуте (осим CKE), а делује као да је команда NOP примљена.

DQM Data Mask. (Слово Q се појављује зато што су, следеће дигиталне логичке конвенције, линије података познате као "DQ" linije.) Kada je on visok, ovi signali potiskuju podatke У/И. Kada prati upisivanje podataka, podaci zapravo nisu napisani na DRAM-у. Када се потврде два висока циклуса пре циклуса читања, подаци читања нису излаз из чипа. Постоји једна линија DKM по 8 бита на к16 меморијском чипу или DIMM-u.

Командни сигнали /RAS Row Address Strobe. Упркос имену, то није строб, већ једноставно битна команда. Уз /CAS и /VE, она бира једну од 8 команди. /CAS Column Address Strobe. Упркос имену, то није строб, већ једноставно битна команда. Уз /RAS и /VE, она бира једну од 8 команди. /WE Write enable. Уз /RAS и /CAS, ona bira jednu od 8 komandi. To obično razlikuje komande čitanje-poput od komande pisanje-poput.

Bank Selection (BAn) SDRAM уређаји су интерно подељени на било 2, 4 или 8 независних интерних банака података. Један до три банке адресних улаза (BA0, BA1 i BA2) се користе за избор која банка команда је усмерена у правцу.

Адресирање (A10/An) Многе команде такође користе адресе представљене на адреси улазних пинова. Неке команде, које или не користе адресе, или представљају колоне адресе, такође користе А10 за избор варијанте.

Команде Команде су дефинисане као:

/CS /RAS /CAS /WE BAn A10 An Команда H x x x x x x Команда спречена (Нема операције) L H H H x x x Нема операције L H H L x x x Рафални режим: зауставити рафално читање или писање које је у току. L H L H bank L column Читати: читати рафалне податке из тренутно активног реда. L H L H bank H column Читати са ауто precharge(претходни набој): као горе, и прецхарге (затворени ред) када заврши. L H L L bank L column Писати: писати рафалне податке из тренутно активног реда. L H L L bank H column Писати са ауто precharge(претходни набој): као горе, и прецхарге (затворени ред) када заврши. L L H H bank row Активно (активирати): отоворити ред за команде Читати и Писати. L L H L bank L x Precharge: Напуњено: Деактивирати (затворити) текући ред селектоване банке. L L H L x H x Укупна напуњеност: Деактивирати (затворити) текући ред свих банака. L L L H x x x Аутоматско освежавање: Освежити један ред сваке банке, коришћењем интрерног бројача. Све банке морају да буду напуњене. L L L L 0 0 mode Оптерећени мод регистар: А0 кроз А9 се учитавају за конфигурацију DRAM чипа.Најзначајније поставке су CAS latency (2 or 3 cycles) латенција (2 или 3 циклуса) и коначна дужина (1, 2, 4 или 8 циклуса).

Све SDRAM генерације (SDR и DDRx) користе суштински исте команде, са променама које су: Додатни адресни битови да подрже веће уређаје Додатне банке изабраних битова Шири мод регистри (DDR2 и користе горе до 13 бита, A0-A12) Додатни проширени мод регистри (изабрани од стране Банке адресних битова) DDR2 брише команду Рафални Режим; DDR3 га поново означава као "ZK калибрација“

SDRAM конструкција и функционисање 512 MB SDRAM DIMM (који садржи 512 MiB (mebibytes) = 512 × 220 бајта = 536.870.912 бајтова тачно), може да буде од 8 или 9 SDRAM чипова, од којих сваки садржи 512 Mbit складиштења, а сваки од њих доприноси са 8 битова за DIMM и са 64 - или 72-бит ширином. Типичан 512 Mbit SDRAM чип интерно садржи 4 независне 16 MB (MiB) меморијске банке. Свака банка је низ од 8,192 реда, 16.384 бита сваки. Банка је или у стању мировања, или је активна, или се мења од једне до друге варијанте.

Активна команда активира неискоришћену банку. Она представља 2-битну адресу банке (BA0 BA1) и 13-битну редну адресу (А0 А12), и изазива читање тог реда у банковном низу свих 16.384 колона чулним појачалима. Ово је такође познато као „отварање“ реда. Ова операција има споредни ефекат освежавања динамичких (капацитивних) складишних меморијских ћелија тог реда.

Када је ред активиран или „отворен“, команде Чита и Пише су могуће у том реду. Активација захтева минимални износ времена, који се зове кашњење реда-на-колону, или tRCD пре него што се на њему може јавити читање или писање. Ово време, заокружено на наредни умножак периода генераторског такта, наводи минимални број циклуса чекања између Активне команде, и команде Чита или Пише. Током ових циклуса чекања, додатне команде се могу послати на другим банкама, јер свака банка послује потпуно независно.

Обе команде, Читај и Пиши, захтевају адресу колоне. Зато што сваки чип приступа 8 битним подацима у исто време, зато постоје 2048 могућих адреса колона које захтевају само 11 адресних линија (A0 A9, A11).