мини|Чип MT4C1024 1 мебибит динамичке меморије са случајним приступом (DRAM) интегрисаног кола од Micron Technology.
Динамички RAM ( — „динамичка меморија са случајним приступом“)) или скраћено DRAM, је тип RAM меморије која чува сваки бит података у посебном кондензатору у оквиру интегрисаног кола. Кондензатор може бити пун или празан; ова два стања представљају две вредности бита, уобичајено се зову 0 и 1. Пошто кондензаторима цури набој, информација би на крају нестала ако се не би кондензатор периодично освежавао. Због ових захтева за освежавање, динамичка меморија је супротна у односу на SRAM и друге статичке меморије.
Главна меморија („RAM“) у личним рачунарима је динамички RAM (DRAM). То је RAM у стоним рачунарима, лаптоповима и радним станицама рачунара, као и неким RAM конзолама за видео игре.
Предност DRAM-а је њогова једноставна структура: само један транзистор и један кондензатор су потребни по биту, у поређењу са 4 или 6 транзистора у SRAM-у. Ово омогућава DRAM-у да постигне велику густину. За разлику од флеш меморија, DRAM је променљива меморија (наспрам непроменљиве меморије), пошто губи податке брзо након престанка напајања. Транзистори и кондензатори који се користе су веома мали; билиони могу да стану на један меморијски чип.
Историја
Криптоаланитичка машина под кодним називом Aquarius („Водолија“) коришћена је у Bletchley Park за време Друго светско рата са уграђеном чврсто-жичаном динамичком меморијом. Папир трака је прочитана и знакови на њој „су запамћени у динамичком складишту ... Складиште користи велику банку кондензатора, који су напуњени или не, напуњени кондензатор представља крст (1) а празни кондензатор тачку (0). Пошто напуњени кондензатори постепено цуре, периодични пулс се примењује да напуни оне који су још увек пуни (отуда термин „динамички“)“.
мини|Шема цртежа оригиналног дизајна DRAM патента из 1968.
Године 1960. Арнолд Фарбер и Јуџин Шлиг, радећи за IBM, створили су чврсто-ожичену меморијску ћелију, коришћењем транзистор капија и тунел диоду леча (у електроници то је коло које се користи за складиштење информација). Заменили су леч са два транзистора и два отпорника, а конфигурација је постала позната као Farber-Schlig ћелија. Године 1965. Benjamin Agusta и његов тим са IBM-а сворио је 16-битни силиконски меморијски чип заснован на Farber-Schlig ћелији, са 80 транзистора, 64 отпорника, и четири диоде. Године 1966. DRAM је измислио др Robert Dennard у IBM Thomas J. Watson Research Center. Њему је одобрен U.S. патент број 3,387,286 1968. године. Кондензатори су били коришћени за раније меморијске шеме попут бубња од Атанасов-Беријевог рачунара, the Williams-ове цеви и Selectron цеви.
Toshiba "Toscal" BC-1411 електронски калкулатор, који је представљен у невембру 1966. године,Spec Sheet for Toshiba "TOSCAL" BC-1411 користио је облик динамичког RAM-а изграђеног од дискретних компоненти.Toshiba "Toscal" BC-1411 Desktop Calculator (The introduction date is listed here as November 1965, but this is a year too early and appears to be a typographical error.)
Године 1969. Honeywell је затражио од Интела да направи DRAM помоћу 3-транзисторске ћелије које су они развили. Intel их је направио под називом Intel 1102 (1024x1) почетком 1970. године. Међутим, 1102 је имао много проблема, што је навело Intel да започне рад на сопственом побољшаном дизајну, у тајности да би се избегао сукоб са Honeywell. Ово је постало прва комерцијално доступна DRAM меморија, Intel 1103 (1024x1), у октобру 1970. године, упркос почетним проблемима са ниским приносом до пете ревизије масака. 1103 је дизајнирао Joel Karp и изложила Barbara Maness.
Први DRAM са вишеструким редовима и колонама адресних линија био је Mostek MK4096 (4096x1) дизајниран од стране Robert Proebsting и представљен 1973. године. Шеме адресирања користе исте адресне пинове да прими нижу половину и вишу половину адресе меморијске ћелије, која ће се пребацивати између две половине на незменичне циклусе магистрале. Ово је био радикалан напредак, ефективно је преполовио број потребних адресних линија, што је омогућило да стане у пакет са мање пинова, и предност трошкова који су расли са сваким повећањем величине моморије. MK4096 се показао као веома робустан дизајн за корисничке апликације. На густини од 16К, предност трошкова се повећавала; Mostek MK4116 16K DRAM, уведен 1976. године, остварио је више од 75% удела светског DRAM тржишта. Међутим, кад је густина порасла на 65К у раним 90-им годинама, Mostek-а је претекао јапански произвођач DRAM-а, продајући квалитетнији DRAM који користи исту шему мултиплексирања по нижој цени трошкова. Види–United States relations# Frictions у индустријском сектору полупроводника.
Принцип рада мини|250px|Принцим рада DRAM читања, за прости 4х4 низ..
DRAM се обично распоређује у правоугаони низ набојних ћелија за складиштење које се састоје од једног кондензатора и транзистора по биту податка. Слика са десне стране приказује једноставан пример 4х4 матричне ћелије. Модерна DRAM матрица су више хиљада ћелија у висину и ширину.
Дуге хиризонталне линије које повезују сваки ред познате су као реч линије. Свака колона ћелија се састоји од две бит-линије, свака повезана са сваком другом ћелијом за складиштење у колони (илустрација са десне стране не укључује овај важан детаљ). Оне су опште познате као + и – бит-линије.
Операције читања бита података са DRAM складишне ћелије Sense amplifier је искључен. (У модерној меморији рачунара, sense amplifier је један од елемената који чине кола на полупроводничком меморијском чипу (интегрисано коло)). Бит-линије су напуњене до тачно једнаких напона који су између високих и ниских логичких нивоа (нап. 0.5V ако су два нивоа 0 и 1V). Бит-линије су физички симетричне да би задржале једнаку капацитивност, па стога у том тренутку њихови напони су једнаки. Претходног наелектрисања кола се искључују. Зато што су бит-линије релативно дугачке, оне имају довољно капацитивности да одрже напон кратко време. Ово је пример динамичке логике. Жељени редна реч-линија је тада прешла на висок ниво да се повеже са ћелијом капацитатора за складиштење са својом бит-линијом. Ово изазива да транзистор проводи, преноси наелектрисање из складишне ћелије до повезане бит-линије (ако је ускладиштена вредност 1) или од повезане бит-линије ди складишне ћелије (ако је ускладиштена вредност 0). Пошто је капацитивност бит-линије много већа од капацитивност ћелије за складиштење, напон на бит-линији се врло мало повећава ако је кондензатор ћелије за складиште празан и мало се смањује уколико је кондензатор ћелије за складиштење напуњен (нпр. 0.54V и 0.45V у два случаја). Пошто друге бит-линије одржавају 0.50 V постоји мала разлика напона између две уврнуте бит-линије. Sense amplifier је да су сада повезани са паровима бит-линија. Позитивни повратак настаје између унакрсно повезаних инвертора, на тај начин се појачава разлика напона између парних и непарних редова бит-линија одређене колоне све док једна бит-линија не буде у потпуности на најнижем нивоу, а друга на максимално високом напону. Када се то деси, ред је „отворен“ (подаци жељене ћелије су на располагању). Све ћелије за складиштење на отвореном реду су истовремено осетљиве, и sense amplifier излази лечован. Колона адресе онда бира који леч бит да повеже на екстерну магистралу података. Читање из различитих колона у истом реду може да се изврши без одлагања отварања реда, зато што су за отворени ред, сви подаци већ били осетљиви и лечовани. Док се дешава читање колоне у отвореном реду, струја тече уназад на бит-линијама из излаза sense amplifier-а и поново пуни ћелије за складиштење. Ово појачава (тј. „освежава") пуњење у ћелији за складиштење повећањем напона у кондензатору за складиштење ако је био на почетку напуњен, или га држи ненапуњеним ако је био празан. Треба имати на уму да, због дужине бит-линија, постоји прилично дуго ширење кашњења пуњења да буде пребачено натраг на ћелију кондензатора. Ово тражи значајно време за sense amplifier, и тако се преклапа са једном или више колона за читање. Када заврши са читањем свих колона у текућем отвореном реду, реч-линија се искључује дисконекцијом ћелија кондензатора за складиштење (ред „затворен") са бит-линије. Sense amplifier је искључен, а бит-линије се поново пуне.
За писање у меморију За складиштење података, ред је отворен и дата колонско осећање појачавача, је привремено приморано да захтева високо или ниско напонско стање, узрокујући да бит-линија пуни или празни ћелију кондензатора за складиштење до жељене вредности. Због осетљивог појачивача позитивна повратна конфигурација, ће одржати бит-линију на стабилном напону и после престанка напона. Током писања на одређену ћелију, све колоне у реду су истовремено осетљиве само током читања, тако да икао једна складишна ћелија капацитатора мења стање, цео ред се освежава (написан поново), као што је проказано на слици десно.
мини|250px|десно|писање
Брзина освежавања Типично, произвођач прецизира да сваки ред мора имати своје ћелије кондензатора за складиштење освежене сваких 65ms или мање, као што је дефинисао JEDEC (Foundation for developing Semiconductor Standards) стандард. Логика освежења је обезбеђена у DRAM контролеру који аутоматизује периодично освежавање, то јест то не морају да извршавају софтвер или други хардвер. Ово чини логику кола контролера компликованом, али та мана је оправдана чињеницом да је DRAM много јефтинији по ћелији за складиштење и пошто је свака ћелија за складиштење једноставна, DRAM има много већи капацитет по јединици површине него SRAM.
Неки системи освежавају сваки ред у рафалу активности које укључују све редове сваких 64ms. Други системи освежавају један ред у тренутку који се распореди у интервалу од 64ms. На пример, систем са 213 = 8192 редова би захтевао распоређено освежавање једног реда сваких 7.5µs што је 64ms подељено на 8192 редова. Неколико система у реалном времену освежава део меморије у времену које је одређено помоћу спољне тајмер функције која регулише рад остатка система, као што је вертикална празнина која се јавља сваких 10-20ms у видео опреми. Све методе захтевају неку врсту бројача да прати који следећи ред треба да се освежи. Већина DRAM чипова укључује бројач. Старији типови су захтевали екстерну логику освежавања за држање бројача.
Под одређеним условима, већина података у DRAM-у може се повратити чак и ако DRAM није био освежен неколико минута.
Тајминг меморије Многи параметри су потребни да се у потпуности опише тајминг DRAM операција. Ево неких примера за два временска разреда синхроног DRAM-а, са листе са подацима објављеним 1998. године:
"50 ns""60 ns"ОписtRC84 ns104 nsНасумично време циклуса читања и писања (од једног пуног/RAS цилуса до другог)tRAC50 ns60 nsВреме приступа: /RAS низак до изван валидних податакаtRCD11 ns14 ns/RAS низак у /CAS ниско времеtRAS50 ns60 ns/RAS пулсирајућа ширина (минималан/RAS ниско време)tRP30 ns40 ns/RAS време претходног пуњења (минималан/RAS високо време)tPC20 ns25 nsЦиклус времена страна-режим читати или писати (/CAS до /CAS)tAA25 ns30 nsВреме приступа: Валидне адресе колона до валидних података ван (укључује адресно подешавање времена пре / CAS низак)tCAC13 ns15 nsВреме приступа: / CAS ниско до валидних података ванtCAS8 ns10 ns/CAS ниска пулсирајућа ширина минимална
Дакле, генерално цитирано број је /RAS време приступа. Ово је време које је потребно да се прочита насумични бит из претходно напуњеног DRAM низа. Време да се прочита додатни бит из отворене странице је много мањи.
Када такав RAM приступи логици генератора такта, времена се генерално заокружују у најближем циклусу. На пример, када се приступа од стране машине са 100 MHz (нпр. 10ns циклу), 50ns DRAM може да изврши прво читање у пет циклуса генаратора такта, а додатно читање у овиру исте стране на свака два циклуса генератора такта. Ово се обично описује као "5-2-2-2" тајминг, као рафал од четири читања унутар стране које су уобичајене.