Delta delay används inom simulering av HDL-kod (till exempel VHDL) där alla element har 0 ns i fördröjning. För varje signaltilldelning insätts en delta delay för att modellen ska kunna behålla den sekventiella ordningen för hur signaltilldelningarna utförs. S. Sjöholm: VHDL för konstruktion, sid 53
Se även Verilog
Referenser
Kategori:Hårdvarubeskrivande språk Kategori:Datorteknik Kategori:Elektronik Kategori:Digitalteknik