RISC-V (se prononçant « RISC cinq ») est une architecture de jeu d'instructions (instruction set architecture (ISA) en anglais) RISC ouverte et libre, disponible en versions 32, 64 et 128 bits. Ses spécifications sont ouvertes et peuvent être utilisées librement par l'enseignement, la recherche et l'industrie. Les spécifications sont ratifiées de façon ouverte par la communauté internationale des développeurs.
RISC-V est implémenté dans différents SoC à destination des objets connectés (supportés par différents systèmes temps réel ou à destination de l'embarqué, tels que Arduino, FreeRTOS, HarmonyOS, LiteOS, NuttX, RT-Thread, RustOS, Zephyr…), d'ordinateurs légers sous forme de SBC, généralement avec Linux (Arch Linux, Debian, Fedora, Gentoo, Ubuntu) ou encore des variantes d'OpenWrt, ainsi qu'Haiku, FreeBSD, NetBSD et OpenBSD. Xv6, un UNIX conçu à des fins pédagogiques pour les étudiants en développement système fonctionne également sur cette architecture. Il est également utilisé dans différents projets de supercalculateurs domestiques tel que dans un projet européen initié en 2019, l'utilisant pour ses accélérateurs au sein de SoC basse consommation développés localement et fonctionnant sous GNU/Linux, comme la grande majorité des supercalculateurs. Des projets similaires existent en Inde, au Pakistan ou encore en Chine, comme celui développé par l'Académie chinoise des sciences et différentes universités.
Motivations Ce projet, créé initialement au sein de la division informatique de l'Université de Californie à Berkeley aux États-Unis, avait d'abord une visée d'étude et de recherche mais est devenu de facto un standard d'architecture ouverte dans l'industrie.
Le but de ce projet est de faire un standard ouvert de jeu d'instructions pour microprocesseur, à l'image du standard TCP/IP pour les réseaux ou d'UNIX pour les systèmes d'exploitation, l'architecture des processeurs étant pour le moment toujours fermée, restreignant les progrès, les implémentations ou le support dans les systèmes d'exploitation.
Historique La conception du processeur commence en 2010 à l'université de Californie à Berkeley, dans le but de développer un processeur avec les connaissances du , n'ayant pas à traîner le fardeau de la compatibilité avec des architectures vieilles de 20 ans, comme ARM ou l'architecture x86 d'Intel et en voulant par la même occasion que l'architecture de jeu d'instructions du processeur (ISA de l'anglais instruction set architecture) reste ouverte.
vignette|Carte Raven en juin 2012 En 2014, la version 2.0 des spécifications est publiée, plusieurs industriels importants sont intéressés par le projet .
En 2015, la fondation RISC‑V est créée avec plus de 100 membres, avec un directoire composé d'entreprises comme Google, Nvidia, Western Digital, NXP Semiconductors, Microsemi, Cortus et Bluespec, ainsi que des représentants de l'Université de Berkeley. Depuis, des entreprises telles que AMD, Qualcomm, et IBM l'ont rejointe.
En 2016, Nvidia prévoit d'utiliser un microcontrôleur RISC-V pour ses GPU et pense ainsi multiplier par 3 ses performances par rapport à son propre microcontrôleur, Falcon. Le Falcon est également un processeur d'architecture RISC, mais avec adressage limité à 32 bits, pas de protection de threads et avec des limitations. Nvidia désire donc le remplacer par la version 64 bits de RISC-V, bénéficiant ainsi d'un adressage 64 bits, des corrections d'erreur, d'un jeu d'instructions extensible et d'une amélioration de la sécurité.
En 2017, la version 2.2 des spécifications est publiée. Mozilla annonce que son langage Rust peut être compilé vers l'architecture RISC‑V. Le fabricant de disques durs Western Digital annonce qu'il va livrer des milliards de ses équipements équipés d'un contrôleur à architecture RISC‑V.
Le , une partie de la direction de la société ARM décide de publier un site web contre RISC‑V, notamment parce qu'une partie importante de ses plus gros clients commence à développer des solutions basées sur RISC‑V. Cette action met en colère le propre personnel technique de la société qui y voit une attaque contre le mouvement open-source. Cela a également pour effet de faire connaître un peu plus RISC‑V et de faire davantage comprendre qu'il s'agissait d'une alternative viable. Dès le lendemain, le 2018, la direction d'ARM décide finalement de fermer le site.
En 2019, le gouvernement américain de Donald Trump met la pression sur les fondeurs de micro-électronique, tel que le taïwanais TSMC, le plus important au monde, pour qu'ils déménagent leurs activités sur le sol américain, ce que ce dernier refuse, tout en menaçant ceux qui continueraient de travailler avec les entreprises chinoises telles que Huawei. À la suite des risques politiques de ces pressions, la Fondation décide de s'implanter dans un pays neutre : la Suisse.
En , Nvidia cherche des spécialistes RISC-V pour l'intégrer comme processeur au sein de ses SoC Tegra.
En , Huawei sort ses nouveaux microcontrôleurs maison à base de RISC‑V, ainsi que les kits de développement matériel et logiciel correspondants.
En , Haiku est porté sur RISC-V ; gel des fonctionnalités de Debian Bullseye en vue de la sortie de la première version de la distribution à supporter officiellement RISC-V. Le pilote graphique AMDGPU pour Linux est porté sur l'architecture.
En , RISC-V ratifie 15 nouvelles spécifications jusqu'alors à l'état de brouillon (draft), ajoutant en tout 40 nouvelles extensions optionnelles, dont les extensions vectorielles ou de chiffrement standard.
Toujours en , Starfive annonce un cœur nommé Dubhe RV64GCBVH, à 2 GHz, gravé en procédé TSMC 12 nm avec les extensions Vecteur et Hyperviseur. L'extension vectorielle supporte un VLEN de 128 à 1024 bits et l'ALU comporte un chemin de données de 128 ou 256 bits. De son côté l'Académie des sciences de Chine annonce son deuxième processeur, le XiangShan Nanhu RV64GC gravé en 14 nm, 11 étapes, superscalaire et out-of-order. La conception du cache de niveau 2 et 3 est inspirée par le cache par bloc inclusif de SiFive.
vignette|Sipeed Lichee Pi 4A, sortie en mai 2023. Le SoC RISC-V est situé sur la carte fille ce qui permet une mise à jour, ou une réutilisation dans d'autres équipements. En , la carte de StarFive Tech, VisionFive2 est équipée d'un SoC JH7110 basé sur des cœurs SiFive et comportant un quadruple cœur RV64GC à 1,5 GHz, c'est le premier SoC comportant un GPU 3D PowerVR intégré, il comporte également un GPU2D Vivante. Au mois de mai, Sipeed lui emboîte le pas avec la carte Lichee Pi 4A basée sur un plus puissant T-Head TH1520, utilisant 4 cœurs T-Head C910 plus puissants ainsi que d'autres cœurs RISC-V pour le traitement du signal et d'autres tâches, et comportant également un GPU 3D PowerVR plus puissant et un GPU 2D Vivante. BeagleBoard sort ensuite en juillet la BeagleV-Ahead également équipée du TH1520.
Les deux SoC sont dans les mois qui suivent intégrés au noyau Linux, en ce qui concerne le boot, et les différents éléments de base (mémoire, réseau, eMMC), à l'exception de la sortie HDMI et du GPU 3D. Un début de pilote DRM pour le GPU 2D Vivante est intégré au noyau.
SOPHGO sort le SoC CV1812H, basé sur deux cœurs XuanTie C906. Le processus d'intégration au noyau mainline commence en .
En , Ubuntu annonce supporter la VisionFive2.
En , le Kendryte K230 est le premier processeur à sortir équipé de l'extension vectorielle en version 1.0.
En , David Chen, directeur de l'écosystème d'Alibaba, déclare, lors du RISC-V Summit à Santa Clara, en Californie, que le premier cloud commercial basé sur des processeurs RISC-V a fini d'être déployé à l'Université du Shandong (à Jinan), en Chine, durant les deux mois précédents. Le système utilise un total de 3 072 cœurs RISC-V 64 bits, répartis sur 48 nœuds. Des SoCs Sophgo SG2042 cadencés à 2 GHz et comportant 64 Mio de cache sont utilisés. Le système utilise des interfaces PCIe de génération. Alibaba annonce également avoir conclu en octobre un partenariat avec Google pour finaliser le portage du système Android sur RISC-V, le plus gros du travail de portage ayant été fait par Alibaba depuis 2020. Le même jour, les développeurs de l'European Processor Initiative annoncent avoir produit avec succès l'EPAC en version 1.5 de leur processeur sous forme d'ASIC, fruit de la coopération de trente institutions de dix pays. Trois approches ont été d'abord proposées, un processeur général avec des unités vectorielles dédiées (VPU), des accélérateurs d'apprentissage (machine learning) comportant de nombreux cœurs (type many-core, appelé STX) et un processeur général gérant de la précision variable (appelé VRP). La version 1.5 est composée de micro-tuiles de type VPU, utilisant des cœurs RISC-V « Avispado » conçus par Semidynamics et l'unité de processeur vectoriel conçue par le centre de supercalculs de Barcelone et l'Université de Zagreb. La société espagnole Semidynamics avait annoncé en avril la disponibilité de ses cœurs, et qu'ils pouvaient supporter des gravures allant jusqu'à des finesses de l'ordre de 5 nm.
Spécifications RISC-V implémente un jeu d'instructions RISC, sans microcode ni surcouche d'architecture, du type exécution dans le désordre ou dans l'ordre, ou bien le support d'un type de matériel en particulier (ASIC, FPGA…), mais ceux-ci peuvent être implémentés avec toutes leurs fonctions.
révision 2008 de la norme IEEE-754 pour l'unité de calcul en virgule flottante (FPU). Adressage 32, 64 ou 128 bits. Possibilité pour chaque implémentation d'apporter des instructions étendues. Support d'implémentation multicœurs hautement parallèles et d'architecture multiprocesseurs hétérogènes. Instructions de longueur variable en option, permettant à la fois d'augmenter l'espace de codage des instructions disponibles, mais également de rendre les instructions plus denses afin d'améliorer les performances, de réduire la taille du code statique et d'augmenter l’efficacité énergétique. Une architecture complètement virtualisable pour faciliter le développement d'hyperviseur.
Des chercheurs de l'Université de Californie à Berkeley ont également développé une version appelée BOOM, ajoutant une gestion d'exécution dans le désordre des instructions, dans le modèle RV64G.
Une interface entre l'environnement d'exécution superviseur (, SEE), et le superviseur est normée sous l'appellation SBI () ou RISC-V SBI. L'implémentation en logiciel libre, OpenSBI, en est l'implémentation de référence développée par Western Digital et des participants à la fondation RISC-V.
Nomenclature des extensions Le nom du processeur a une signification : La base est constituée de RV (pour RISC-V), puis de 32, 64 ou 128, selon le nombre de bits, et enfin, d'un I ou d'un E (embedded, c'est-à-dire embarqué).
Les noms de bases possibles sont donc : RV32I RV32E (embarqué) RV64I RV128I
Premières extensions Le nom du processeur est suivi d'une ou plusieurs lettres décrivant les extensions qui sont ajoutées à la base : M – Extension standard de multiplications et divisions entières ; A – Extension standard d'instructions atomiques ; F – Extension standard de virgule flottante simple précision (32 bits) ; D – Extension standard de virgule flottante double précision (64 bits) ; G – Général, raccourci pour les instructions de base, et les jeux d'instructions ci-dessus, c'est-à-dire, M,A,F,D ; Q – Extension standard de virgule flottante quadruple précision (128 bits) ; L – Extension standard de virgule flottante, décimal ; C – Extension standard d'instructions compressées ; B – Extension standard de manipulations de bits ; J – Extension standard de langages traduits dynamiquement (Compilation à la volée, Just in time ou JIT), cela concerne les langages tels que C#, Haskell, Java, JavaScript, Lua, OCaml, PHP, Python, R, Ruby, Scala, WebAssembly, etc. ; T – Extension standard de mémoire transactionnelle ; P – Extension standard d'instructions SIMD compactées () ;