Un langage de vérification de matériel (, ou HVL) est un langage permettant de vérifier et valider un circuit défini dans un langage de description de matériel (HDL).

Un HVL permet de constituer une série de stimuli et de tests de validité des réponses aux fonctions appelées.

SystemVerilog est par exemple un HVL pour Verilog ; ce langage est notamment supporté par le logiciel libre Verilator.

La méthodologie de vérification universelle (, ou UVM), est décrite dans le standard IEEE 1800.2-2020, et peut être effectuée à l'aide du module en langage Python pyuvm.

Références

Bibliographie

(thèse)

Catégorie:Langage de vérification de matériel Catégorie:Microélectronique Catégorie:Conception électronique Catégorie:FPGA